5在系统可编程逻辑器件(ISPPLD)课件

黄山·蓬莱三景在系统可编程逻辑器件(ISP-PLD)封面返回前言在系统可编程逻辑器件(In-SystemProgrammablePLD，通常简称为ISP-PLD)是90年代初推出的一种新型的可编程逻辑器件。这种器件的最大特点是编程时既不需要使用编程器，也不需要将它从所在系统的电路板上取下，可以在系统内进行编程。所谓在系统可编是指未编程的ISP器件可以直接焊接在印刷电路板上，然后通过计算机的并行口和专用的编程电缆对焊接在电路板上的ISP器件多次编程，对其逻辑功能进行修改，从而加快了数字系统的调试过程，提高了可靠性并避免对可编程器件造成机械损坏。这是复杂的可编程逻辑器件(CPLD)其中的一种。前言返回学习要点本节学习要点和要求在系统可编程逻辑器件(ISP—PLD)了解ISP的基本结构和基本工作过程返回了解ispLSI系列产品的编程连接学习主页在系统可编程逻辑器件学习主页使用说明：要学习哪部分内容，只需把鼠标移到相应的目录上单击鼠标左键即可，按空格键或鼠标左键将按目录顺序学习。ISP-PLD基本结构ispLSI系列产品的编程连接结束返回黄山·仙人指路一、通用的ISP-PLD基本结构

(1)ISP基本结构框图在系统可编程逻辑器件(ISP—PLD)继续本页完逻辑块GLBGLBGLBGLBGLBGLBGLB器件内部的可编程连线区I/OI/O通用ISP—PLD结构框图1.通用逻辑块(GLB)，可输出编程后的逻辑函数。2.内部可编程连线区，这是一个可编程的矩阵网络，通过对此网络编程可实现各个GLB间的相连以及各I/O与本矩阵网络连接。3.I/O单元，负责数据的输入和输出。4.编程控制电路(此处没有画出)一、通用的ISP-PLD基本结构—(1)基本结构框图通用逻辑块GLB结构示意图在系统可编程逻辑器件(ISP—PLD)继续本页完乘积项阵列乘积项共享的或逻辑阵列DQMUX宏单元OLMC逻辑块GLBGLBGLBGLBGLBGLBGLB器件内部的可编程连线区I/OI/OI/O单元通用ISP—PLD结构框图通用逻辑块(GLB)结构图一、通用的ISP-PLD基本结构—(1)基本结构框图器件内部的可编程连线区(2)ispLSI1032电路结构分布框图(2)ispLSI1032电路结构分布框图(部分)在系统可编程逻辑器件(ISP—PLD)输入/输出单元，每格代表一个单元，简称IOC，全机有64个。继续本页完通用逻辑模块GLB输入总线全局布线区(GRP)C7C6C5C4C3C2C1C0A0A1A2A3A4A5A6A7可编程输出布线区(ORP)可编程输出布线区(ORP)时钟分配网络N5N4I/O32—I/O47I/O0—I/O15N0N1CLK0CLK1CLK2IOCLK0IOCLK1YYYY0123ORP是GLB与IOC连接的通道，可通过编程令GLB与任一个IOC连接。全局布线区是可编程连线矩阵网络，通过对此网络编程可实现各个GLB间的相连以及各I/O与本矩阵网络连接。C0C0C0下面了解通用逻辑模块(GLB)的结构。(3)通用逻辑模块(GLB)的结构(3)通用逻辑模块GLB结构

·与阵列

·或阵列在系统可编程逻辑器件(ISP—PLD)继续本页完来自全局布线区012314151617DQDQDQDQ来自专用输入与逻辑阵列，在此编程，可把输入的量进行“与”运算。乘积项共享的或逻辑阵列，这是本电路的一个特色，在此编程，可把F3、F2、F1、F0的输出输至任一个D触发器；又可把同一D触发器上的输入数据相“或”。F3F2F1F04457(3)通用逻辑模块(GLB)的结构举例1在系统可编程逻辑器件(ISP—PLD)继续本页完来自全局布线区来自专用输入0123141516174457DQDQDQDQ例如对或阵列编程如下F3F3F3F3每个D触发器都输出F3F3F2F1F0(3)通用逻辑模块(GLB)的结构举例2在系统可编程逻辑器件(ISP—PLD)继续本页完来自全局布线区来自专用输入0123141516174457DQDQDQDQ例如对或阵列编程如下F3F3+F2+F0由分析知：由于有了乘积项共享或逻辑阵列，电路的功能强大了。F3F2F1F0·OLMC

·控制功能(3)通用逻辑模块(GLB)的结构在系统可编程逻辑器件(ISP—PLD)继续本页完来自全局布线区来自专用输入0123141516174457MUXMUXCLK0CLK1CLK2乘积项时钟DQDQDQDQMUXMUXMUXMUX乘积项复位全局复位O3O2O1O0至全局布线区和输出布线区输出逻辑宏单元(OLMC)，通过对数据选择器的控制，令输出端On是输出组合逻辑电路还是时序逻辑电路。输出组合逻辑电路。输出时序逻辑电路。F3F2F1F0控制功能，利用数据选择器对不同的时钟进行选择，利用复位功能对D触发器进行局部复位(即只是对本GLB利用乘积项复位)或整片PLD复位(利用全局复位)。(4)GLB的4种连接模式在系统可编程逻辑器件(ISP—PLD)继续本页完来自全局布线区来自专用输入0123141516174457MUXMUXCLK0CLK1CLK2乘积项时钟DQDQDQDQMUXMUXMUXMUX乘积项复位全局复位O3O2O1O0至全局布线区和输出布线区以下电路是GLB的标准配置，但通过编程，还可以把GLB连接为4种模式。(4)通用逻辑模块(GLB)的4种连接模式F3F2F1F0(4)通用逻辑模块(GLB)的4种连接模式·高速旁路模式在系统可编程逻辑器件(ISP—PLD)继续本页完来自全局布线区来自专用输入0123141516174457MUXMUXCLK0CLK1CLK2乘积项时钟DQDQDQDQMUXMUXMUXMUX乘积项复位全局复位O3O2O1O0至全局布线区和输出布线区高速旁路模式高速旁路模式中Fn越过了乘积项共享编程阵列，直接与OLMC相接，减少了传输延迟时间。F3F2F1F0(4)通用逻辑模块(GLB)的4种连接模式·异或逻辑模式在系统可编程逻辑器件(ISP—PLD)继续本页完来自全局布线区来自专用输入0123141516174357MUXMUXCLK0CLK1CLK2乘积项时钟DQDQDQDQMUXMUXMUXMUX乘积项复位全局复位O3O2O1O0至全局布线区和输出布线区异或逻辑模式：在乘积项共享编程阵列和OLMC间串入了异或门，异或门的一个输入来自Fn，另一个来自与逻辑阵列的乘积项。F3F2F1F0异或逻辑模式(4)通用逻辑模块(GLB)的4种连接模式·单项乘积模式在系统可编程逻辑器件(ISP—PLD)继续本页完来自全局布线区来自专用输入012314151617MUXMUXCLK0CLK1CLK2乘积项时钟DQDQDQDQMUXMUXMUXMUX乘积项复位全局复位O3O2O1O0至全局布线区和输出布线区单乘积项模式：OLMC的输入取自与逻辑阵列的一个单乘积项，这种结构模式可以获得最快的信号传输速度。F3F2F1F0单乘积项模式(4)通用逻辑模块(GLB)的4种连接模式·多重混合模式在系统可编程逻辑器件(ISP—PLD)继续本页完来自全局布线区来自专用输入01231415161747MUXMUXCLK0CLK1CLK2乘积项时钟DQDQDQDQMUXMUXMUXMUX乘积项复位全局复位O3O2O1O0至全局布线区和输出布线区43最后一个模式为多重模式亦称为混合模式，即一个GLB中可以同时有上述几种组态。如下图所示就是一个多重模式。F3F2F1F0举例：

O3=F3，4乘积项输出(4)通用逻辑模块(GLB)的4种连接模式在系统可编程逻辑器件(ISP—PLD)继续本页完来自全局布线区来自专用输入01231415161747MUXMUXCLK0CLK1CLK2乘积项时钟DQDQDQDQMUXMUXMUXMUX乘积项复位全局复位O3O2O1O0至全局布线区和输出布线区43O3=F3输出4个乘积项相或例：如下图所示是一个经过编程后的混合模式的OLMC，分析各On的输出。F3F2F1F0(4)通用逻辑模块(GLB)的4种连接模式O2=F2+F1，7乘积项再异或输出在系统可编程逻辑器件(ISP—PLD)继续本页完来自全局布线区来自专用输入01231415161747MUXMUXCLK0CLK1CLK2乘积项时钟DQDQDQDQMUXMUXMUXMUX乘积项复位全局复位O3O2O1O0至全局布线区和输出布线区43

F2+F1后(共有七个乘积项)再异或输出至O2。例：如下图所示是一个经过编程后的混合模式的OLMC，分析各On的输出。F3F2F1F0F2(4)通用逻辑模块(GLB)的4种连接模式O1=F1，单乘积项输出在系统可编程逻辑器件(ISP—PLD)继续本页完来自全局布线区来自专用输入01231415161747MUXMUXCLK0CLK1CLK2乘积项时钟DQDQDQDQMUXMUXMUXMUX乘积项复位全局复位O3O2O1O0至全局布线区和输出布线区43O1=单个乘积项输出。例：如下图所示是一个经过编程后的混合模式的OLMC，分析各On的输出。F3F1F0(4)通用逻辑模块(GLB)的4种连接模式O0=F2+F1+F0，14乘积项输出在系统可编程逻辑器件(ISP—PLD)继续本页完来自全局布线区来自专用输入01231415161747MUXMUXCLK0CLK1CLK2乘积项时钟DQDQDQDQMUXMUXMUXMUX乘积项复位全局复位O3O2O1O0至全局布线区和输出布线区43

O0=F2+F1+F0共有14项相或后输出。经分析知：具有不同组态

的模式增加了GLB组态的灵活性和多样性。例：如下图所示是一个经过编程后的混合模式的OLMC，分析各On的输出。F3F2F1F0(2)ispLSI1032电路结构分布框图(部分)IOC电路结构的引入在系统可编程逻辑器件(ISP—PLD)继续全局布线区(GRP)C7C6C5C4C3C2C1C0A0A1A2A3A4A5A6A7可编程输出布线区(ORP)可编程输出布线区(ORP)时钟分配网络N5N4I/O32—I/O47I/O0—I/O15N0N1CLK0CLK1CLK2IOCLK0IOCLK1YYYY0123本页完了解输入/输出单元(IOC)的电路结构。输入/输出单元，每格代表一个单元，简称IOC。IOC单元是ISP外部封装引脚和内部逻辑间的接口，每个I/O单元对应一个封装引脚，对于ispLSI1032来说，有64个I/O口，对应有64个引脚，对它进行编程，可将引脚定义为输入、输出和双向功能。(5)IOC的电路结构在系统可编程逻辑器件(ISP—PLD)IOC单元有输入和输出两条信号通路。继续本页完(5)输入/输出单元(IOC)的电路结构MUX

2MUX

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6DQR/LMUX

3VCC自输出布线区自OEMUX自输出布线区旁路通道至全局布线区IOCLK0IOCLK1自全局复位I/O有源上位OE12345678IOCLK9ResetPin输出通路输入通路MUX

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3VCC自输出布线区自OEMUX自输出布线区旁路通道至全局布线区IOCLK0IOCLK1自全局复位I/O有源上位OE12345678IOCLK9ResetPin(5)输入/输出单元(IOC)的电路结构·对可编程单元1、2编程令OE=1在系统可编程逻辑器件(ISP—PLD)继续本页完1.对可编程单元1、2编程，MUX1选择不同的通道控制OE的输出，令三态缓冲器导通或高阻。OE=1时，三态缓冲器导通，IOC作输出用。1输出通路MUX

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3VCC自输出布线区自OEMUX自输出布线区旁路通道至全局布线区IOCLK0IOCLK1自全局复位I/O有源上位OE12345678IOCLK9ResetPin(5)输入/输出单元(IOC)的电路结构·对可编程单元3、4编程在系统可编程逻辑器件(ISP—PLD)继续本页完2.对可编程单元3编程，控制MUX2的输出来源。13.对可编程单元4编程，控制MUX3输出的极性。MUX

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3VCC自输出布线区自OEMUX自输出布线区旁路通道至全局布线区IOCLK0IOCLK1自全局复位I/O有源上位OE12345678IOCLK9ResetPin(5)输入/输出单元(IOC)的电路结构·对可编程单元1、2编程令OE=0在系统可编程逻辑器件(ISP—PLD)继续本页完4.对可编程单元1、2编程，令OE=0时，此三态缓冲器高阻。0输入通路MUX

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3VCC自输出布线区自OEMUX自输出布线区旁路通道至全局布线区IOCLK0IOCLK1自全局复位I/O有源上位OE12345678IOCLK9ResetPin(5)输入/输出单元(IOC)的电路结构·对可编程单元5、6编程在系统可编程逻辑器件(ISP—PLD)继续本页完6.对可编程单元6编程，当R/L=0时D触发器是做锁存器；R/L=1时D触发器是边沿触发器。4.对可编程单元1、2编程，令OE=0时，此三态缓冲器高阻。5.对可编程单元5编程，令输入信号是直接经MUX4至全局布线区还是先经D触发器后再至全局布线区。MUX

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3VCC自输出布线区自OEMUX自输出布线区旁路通道至全局布线区IOCLK0IOCLK1自全局复位I/O有源上位OE12345678IOCLK9ResetPin(5)输入/输出单元(IOC)的电路结构·对可编程单元5、6编程在系统可编程逻辑器件(ISP—PLD)继续本页完7.对可编程单元7编程，令MUX5选择时钟来源。8.对可编程单元8编程，令MUX6选择时钟极性。(2)ispLSI1032电路结构分布框图(部分)ORP电路结构的引入在系统可编程逻辑器件(ISP—PLD)继续全局布线区(GRP)C7C6C5C4C3C2C1C0A0A1A2A3A4A5A6A7可编程输出布线区(ORP)时钟分配网络N5N4I/O32—I/O47I/O0—I/O15N0N1CLK0CLK1CLK2IOCLK0IOCLK1YYYY0123本页完输入/输出单元，每格代表一个单元，简称IOC。可编程输出布线区(ORP)了解可编程输出布线区(ORP)。(6)输出布线区(ORP)的结构16(6)输出布线(ORP)在系统可编程逻辑器件(ISP—PLD)继续本页完通用逻辑块GLBA00123A10123A20123A30123A40123A50123A60123A70123I/O

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15输出布线区，每个GLB的四个输出端均可以对16线编程。输出布线区的16线分别与16个I/O口相连，作输出数据用。I/O单元输入到GRP16个I/O口输入的数据与总线相连。输入总线16(6)输出布线区(ORP)的结构举例一在系统可编程逻辑器件(ISP—PLD)继续本页完A00123A10123A20123A30123A40123A50123A60123A70123I/O

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15I/O单元输入到GRP输入总线输出布线区(ORP)的编程非常灵活，经过适当的编程，可以使GLB与I/O口进行多种方式相连。例如把这一列全部编程接通。

A0的O3输出口同时选择了IO3、IO7、IO11和IO15输出数据。16(6)输出布线区(ORP)的结构举例二在系统可编程逻辑器件(ISP—PLD)继续本页完A00123A10123A20123A30123A40123A50123A60123A70123I/O

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15I/O单元输入到GRP输入总线

A0的四个输出分别选择IO0、IO1、IO2和IO3输出数据。输出布线区(ORP)的编程非常灵活，经过适当的编程，可以使GLB与I/O口进行多种方式相连。例如把这四行全部编程接通。16(6)输出布线区(ORP)的结构举例三在系统可编程逻辑器件(ISP—PLD)继续本页完A00123A10123A20123A30123A40123A50123A60123A70123I/O

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15I/O单元输入到GRP输入总线

A1的O0、O1和O2分别选择IO4、IO13和IO10输出数据。输出布线区(ORP)的编程非常灵活，经过适当的编程，可以使GLB与I/O口进行多种方式相连。例如把这三个编程单元接通。16(6)输出布线区(ORP)的结构本内容结束页在系统可编程逻辑器件(ISP—PLD)继续本页完A00123A10123A20123A30123A40123A50123A60123A70123I/O

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15I/O单元输入到GRP输入总线输出布线区(ORP)的编程非常灵活，经过适当的编程，可以使GLB与I/O口进行多种方式相连。例如把这三个编程单元接通。