第二章ULSI工艺总汇课件

第二章ULSI工艺总汇12.1CMOS集成电路CMOS工艺技术是当代VLSI工艺的主流工艺技术，它是在PMOS与NMOS工艺基础上发展起来的。其特点是将NMOS器件与PMOS器件同时制作在同一硅衬底上。

CMOS工艺技术一般可分为三类，即

P阱CMOS工艺

N阱CMOS工艺双阱CMOS工艺2P阱CMOS工艺

P阱CMOS工艺以N型单晶硅为衬底，在其上制作P阱。NMOS管做在P阱内，PMOS管做在N型衬底上。P阱工艺包括用离子注入或扩散的方法在N型衬底中掺进浓度足以中和N型衬底并使其呈P型特性的P型杂质，以保证P沟道器件的正常特性。3P阱CMOS工艺

P阱杂质浓度的典型值要比N型衬底中的高5~10倍才能保证器件性能。然而P阱的过度掺杂会对N沟道晶体管产生有害的影响，如提高了背栅偏置的灵敏度，增加了源极和漏极对P阱的电容等。4P阱CMOS工艺

电连接时，P阱接最负电位，N衬底接最正电位，通过反向偏置的PN结实现PMOS器件和NMOS器件之间的相互隔离。P阱CMOS芯片剖面示意图见下图。5N阱CMOS工艺

N阱CMOS正好和P阱CMOS工艺相反，它是在P型衬底上形成N阱。因为N沟道器件是在P型衬底上制成的，这种方法与标准的N沟道MOS(NMOS)的工艺是兼容的。在这种情况下，N阱中和了P型衬底，P沟道晶体管会受到过渡掺杂的影响。6N阱CMOS工艺

早期的CMOS工艺的N阱工艺和P阱工艺两者并存发展。但由于N阱CMOS中NMOS管直接在P型硅衬底上制作，有利于发挥NMOS器件高速的特点，因此成为常用工艺。7N阱CMOS芯片剖面示意图N阱CMOS芯片剖面示意图见下图。8双阱CMOS工艺

随着工艺的不断进步，集成电路的线条尺寸不断缩小，传统的单阱工艺有时已不满足要求，双阱工艺应运而生。9双阱CMOS工艺通常双阱CMOS工艺采用的原始材料是在N+或P+衬底上外延一层轻掺杂的外延层，然后用离子注入的方法同时制作N阱和P阱。10双阱CMOS工艺使用双阱工艺不但可以提高器件密度，还可以有效的控制寄生晶体管的影响，抑制闩锁现象。11TemasekPolytechnicWaferFabricationProcessTechnologyCMOS双阱CMOS工艺主要步骤12CMOSStartingwithasiliconwaferCrossSectionoftheSiliconWaferMagnifyingtheCrossSection13CMOSn/p-wellFormationGrowThinOxideDepositNitrideDepositResistsiliconsubstrateUVExposureDevelopResistEtchNitriden-wellImplantRemoveResist14CMOSn/p-wellFormationsiliconsubstrateGrowOxide(n-well)RemoveNitridep-wellImplantRemoveOxideTwin-wellDrive-inp-welln-wellRemoveDrive-InOxide15siliconsubstratep-welln-wellCMOSLOCOSIsolationGrowThinOxideDepositNitrideDepositResistUVExposureDevelopResistEtchNitrideRemoveResist16CMOSLOCOSIsolationsiliconsubstratep-welln-wellDepositResistUVExposureDevelopResistFieldImplantBRemoveResistGrowFieldOxideFoxRemoveNitrideRemoveOxide17siliconsubstratep-welln-wellGrowScreenOxideCMOSTransistorFabricationVtImplantDepositResistUVExposureDevelopResistPunchthroughImplantRemoveResistRemoveOxideFox18siliconsubstratep-welln-wellGrowGateOxideCMOSTransistorFabricationDepositPolySiPolySiImplantpolySipolySiDepositResistUVExposureDevelopResistEtchPolySiRemoveResistFox19siliconsubstratep-welln-wellCMOSTransistorFabricationDepositThinOxideDepositResistUVExposureDevelopResistn-LDDImplantRemoveResistFoxpolySipolySi20siliconsubstratep-welln-wellCMOSTransistorFabricationDepositResistUVExposureDevelopResistp-LDDImplantRemoveResistDepositSpacerOxideEtchSpacerOxideFoxpolySipolySi21siliconsubstratep-welln-wellCMOSTransistorFabricationDepositResistUVExposureDevelopResistn+S/DImplantn+n+RemoveResistFoxpolySipolySi22siliconsubstratep-welln-wellCMOSTransistorFabricationDepositResistUVExposureDevelopResistp+S/DImplantp+p+RemoveResistFoxpolySipolySin+n+23siliconsubstratep-welln-wellCMOSContacts&InterconnectsDepositBPTEOSBPTEOSBPSGReflowPlanarizationEtchbackDepositResistUVExposureDevelopResistContactEtchbackRemoveResistFoxpolySipolySin+n+p+p+24siliconsubstratep-welln-wellCMOSContacts&InterconnectsDepostMetal1Metal1DepositResistUVExposureDevelopResistEtchMetal1RemoveResistFoxpolySipolySip+p+n+n+BPTEOS25siliconsubstratep-welln-wellCMOSContacts&InterconnectsDepositIMD1IMD1DepositSOGSOGPlanarizationEtchbackDepositResistUVExposureDevelopResistViaEtchRemoveResistFoxpolySipolySip+p+Metal1n+n+BPTEOS26siliconsubstratep-welln-wellCMOSContacts&InterconnectsDepositMetal2Metal2Metal2DepositResistUVExposureDevelopResistEtchMetal2RemoveResistDepositPassivationFoxpolySipolySip+p+Metal1n+n+BPTEOSIMD1SOGPassivation27MOS工艺的自对准结构自对准是一种在圆晶片上用单个掩模形成不同区域的多层结构的技术，它消除了用多片掩模所引起的对准误差。在电路尺寸缩小时，这种有力的方法用得越来越多。有许多应用这种技术的例子，例子之一是在多晶硅栅MOS工艺中，利用多晶硅栅极对栅氧化层的掩蔽作用，可以实现自对准的源极和漏极的离子注入，如图所示。

28自对准工艺示意图

29自对准工艺上图中可见形成了图形的多晶硅条用作离子注入工序中的掩模，用自己的“身体”挡住离子向栅极下结构（氧化层和半导体）的注入，同时使离子对半导体的注入正好发生在它的两侧，从而实现了自对准。而且原来呈半绝缘的多晶硅本身在大量注入后变成低电阻率的导电体。可见多晶硅的应用实现“一箭三雕”之功效。302.2双极型集成电路的基本制造工艺

在双极型集成电路的基本制造工艺中，要不断地进行光刻、扩散、氧化的工作。

31双极型集成电路基本制造工艺步骤（1）衬底选择

对于典型的PN结隔离双极集成电路，衬底一般选用P型硅。芯片剖面如图。32双极型集成电路基本制造工艺步骤（2）第一次光刻——N+隐埋层扩散孔光刻

一般来讲，由于双极型集成电路中各元器件均从上表面实现互连，所以为了减少寄生的集电极串联电阻效应，在制作元器件的外延层和衬底之间需要作N+隐埋层。33第一次光刻——N+隐埋层扩散孔光刻

从上表面引出第一次光刻的掩模版图形及隐埋层扩散后的芯片剖面见图。34双极型集成电路基本制造工艺步骤（3）外延层淀积

外延层淀积时应该考虑的设计参数主要有：外延层电阻率ρepi和外延层厚度Tepi。外延层淀积后的芯片剖面如图。

35双极型集成电路基本制造工艺步骤（4）第二次光刻——P+隔离扩散孔光刻

隔离扩散的目的是在硅衬底上形成许多孤立的外延层岛，以实现各元件间的电隔离。目前最常用的隔离方法是反偏PN结隔离。一般P型衬底接最负电位，以使隔离结处于反偏，达到各岛间电隔离的目的。36第二次光刻——P+隔离扩散孔光刻

隔离扩散孔的掩模版图形及隔离扩散后的芯片剖面图如图所示。37双极型集成电路的基本制造工艺步骤（5）第三次光刻——P型基区扩散孔光刻

基区扩散孔的掩模版图形及基区扩散后的芯片剖面图如图所示。

38双极型集成电路的基本制造工艺步骤（6）第四次光刻——N+发射区扩散孔光刻此次光刻还包括集电极、N型电阻的接触孔和外延层的反偏孔。39第四次光刻——N+发射区扩散孔光刻

N+发射区扩散孔的掩模图形及N+发射区扩散后的芯片剖面图如图所示。

40双极型集成电路的基本制造工艺步骤（7）第五次光刻——引线接触孔光刻

此次光刻的掩模版图形如图所示。

41双极型集成电路的基本制造工艺步骤（8）第六次光刻——金属化内连线光刻

反刻铝形成金属化内连线后的芯片复合图及剖面图如图。

423.3BiCMOS工艺

BiCMOS工艺技术是将双极与CMOS器件制作在同一芯片上，这样就结合了双极器件的高跨导、强驱动和CMOS器件高集成度、低功耗的优点，使它们互相取长补短、发挥各自优点，从而实现高速、高集成度、高性能的超大规模集成电路。43BiCMOS工艺分类

BiCMOS工艺技术大致可以分为两类：分别是以CMOS工艺为基础的BiCMOS工艺和以双极工艺为基础的BiCMOS工艺。一般来说，以CMOS工艺为基础的BiCMOS工艺对保证CMOS器件的性能比较有利，同样以双极工艺为基础的BiCMOS工艺对提高保证双极器件的性能有利。

44以P阱CMOS工艺为基础的BiCMOS工艺以P阱CMOS工艺为基础是指在标准的CMOS工艺流程中直接构造双极晶体管，或者通过添加少量的工艺步骤实现所需的双极晶体管结构。下图为通过标准P阱CMOS工艺实现的NPN晶体管的剖面结构示意图。45标准P阱CMOS工艺实现的NPN晶体管的剖面结构示意图46标准P阱CMOS工艺结构特点这种结构的缺点是：（1）由于NPN晶体管的基区在P阱中，所以基区的厚度太大，使得电流增益变小；（2）集电极的串联电阻很大，影响器件性能；（3）NPN管和PMOS管共衬底，使得NPN管只能接固定电位，从而限制了NPN管的使用。47以N阱CMOS工艺为基础的BiCMOS