实验一-Quartus-Ⅱ软件功能和使用方法课件

EDA课程实验1、QuartusⅡ软件功能和使用方法电子信息工程一、实验目的：1、理解可编程逻辑器件的设计原理及工作流程；2、学习EDA软件QuartusⅡ功能与使用方法

；3、了解VerilogHDL语言逻辑编程设计基本过程。二、实验内容1、了解可编程逻辑器件设计原理。3、学习通过原理图输入设计数字电路选择器。2、学习QuartusⅡ软件功能及基本使用方法。⑴大型逻辑开发的器件有如下两种：1、可编程逻辑器件设计原理就是利用电子设计自动化(EDA)软件和工具对器件进行数字控制系统开发的过程。FPGA器件的内部结构示意图

⑵FPGA/CPLD开发工具如下：

SoC：SYSTEMonaCHIP目前EDA技术可以在一片FPGA或CPLD器件上实现一个完整数字系统，这就是SOC。FPGA或CPLDEDA技术2、数字控制系统设计的流程

基于FPGA/CPLD的数字系统设计流程

①.原理图输入(Schematicdiagrams)②、硬件描述语言

(HDL文本输入)⑴设计输入（1）ABEL-HDL（2）AHDL（3）VHDL（4）VerilogHDLIEEE标准硬件描述语言与软件编程语言有本质的区别⑵综合（Synthesis）将较高层次的设计描述自动转化为较低层次描述的过程。◆行为综合：从算法表示、行为描述转换到寄存器传输级（RTL）。◆逻辑综合：RTL级描述转换到逻辑门级（包括触发器）。◆版图综合或结构综合：从逻辑门表示转换到版图表示，或转换到PLD器件的配置网表表示。综合器是能自动实现上述转换的软件工具，是能将原理图或HDL语言描述的电路功能转化为具体电路网表的工具。C、ASM...程序CPU指令/数据代码：0100101000101100软件程序编译器

COMPILER软件编译器和硬件综合器区别VHDL/VERILOG.程序

硬件描述语言综合器

SYNTHESIZER为ASIC设计提供的电路网表文件（a）软件语言设计目标流程（b）硬件语言设计目标流程⑶布局布线布局布线可理解为将综合生成的电路逻辑网表映射到具体的目标器件中实现，并产生最终的可下载文件的过程。布局布线将综合后的网表文件针对某一具体的目标器件进行逻辑映射，把整个设计分为多个适合器件内部逻辑资源实现的逻辑小块，并根据用户的设定在速度和面积之间做出选择或折中；布局是将已分割的逻辑小块放到器件内部逻辑资源的具体位置，并使它们易于连线；布线则是利用器件的布线资源完成各功能块之间和反馈信号之间的连接。⑷仿真（Simulation）

功能仿真（FunctionSimulation）时序仿真（TimingSimulation）仿真是对所设计电路的功能的验证⑸编程配置

把适配后生成的编程文件装入到CPLD或FPGA器件中的过程称为下载。通常将对基于EEPROM工艺的非易失结构CPLD器件的下载称为编程（Program），将基于SRAM工艺结构的FPGA器件的下载称为配置（Configure）。三、实验步骤1、QuartusⅡ启动和窗口功能：以下是启动QuartusⅡ完整的软件开始画面:工程导航程序运行状态状态反馈信息2、由原理图输入构建数字系统步骤①新建文件，选择BlockDiagram/SchematicFile原理图输入类型，保存文件mux21a.bdf在一工程目录mux21a中(可以在电脑中先建立该目录）。出现如图画面可以选择Y，直接进入建立该文件的系统工程，进行一系列后期的编译、仿真和下载验证等设置过程，最后进入电路图输入编辑状态。如果选择N直接进入电路图编辑状态，但之后还有将该文件包含在要建立的工程设置中。②这里选择Y，进行有关工程设置。（工程目录、工程文件、器件和仿真选择等）继续继续继续选择可编程器件公司和器件型号选择工程目录和工程文件名将文件加入到工程中显示所建立的工程名和文件名以及将要建立的数字系统所要仿真和运行的器件。这些是用于选择其它软件进行分析、仿真等设置，本课程采用本软件集成的功能，所以不用进行设置。最后单击完成按钮，工程设置完毕。得到如下数字系统设置窗口，可以在其中进行电路图设计。下面通过电路图输入法设计一个可控二选一数字电路。③在框图编辑器中可使用各种逻辑功能符号，包括基本单元、参数化模块库（LPM)和其它宏功能模块。设计者可以通过这些完成各种功能系统设计。下面通过建立一个简单二选一条件选择电路说明设计过程。在图形窗口中点击鼠标右键，选择insert→symbol得如下窗口。各种宏功能模块各种74系列逻辑模块选择元件库中元件，将相应元件和端口放到框图编辑窗口中，并用导线连接起来，将输入端口命名为a、b、s，输出端口命名为y，构成如下条件选择电路。从电路逻辑上可知有如下功能：当S=0时，y=a当S=1时，y=b④保存文件，点击编译按钮，得到如下结果，如有错误，会给出错误信息，进行修改，再重新编译。如下图显示是成功的，只能说明电路没有连接错误，但不能说明逻辑功能是否正确，所以要进入下面时序仿真。⑤电路时序仿真：验证数字系统逻辑功能是否正确，如正确就可进入实际芯片下载和硬件测试。建立波形文件，点击File→New→otherfiles→Vectorwaveformfile→ok,得到波形窗口，单击仿真运行时间，菜单Edit→Endtime→选择10μs在波形窗口中加入输入输出端口，点击菜单View→Utlitywindow→Nodefinder得以下窗口，选择如图选项，点击List，可见端口出现，托它们到波形窗口。进入波形编辑状态，使用左侧编辑工具设置波形如图所示，保存波形文件，再点击重新编译，最后点击进行时序仿真，验证电路逻辑功能。可见实现了选择电路功能。3、练习二进制半加法器设计：半加器（HalfAdder)设计:是指进行两个二进制数的本位相加，而不考虑低位进位的运