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文档简介

1、某0.5微米CMOS工艺，设VDD=5V，VTN

=1V，VTP=-1V，Cox=4×10-7F/cm2，μn=400cm2/Vs、μp=200cm2/Vs，请设计输出缓冲器的对称反相器串结构，驱动5pF电容，第一级反相器nmos宽长比0.5um/0.5um，PMOS为1um/0.5um；给出反相器串的数目和每级反相器的宽长比。易知第一级反相器是对称反相器，计算其栅电容：Cgin,1

=

Cox

·

(WN

,1

+WP,1

)·

L

=

3

fF定义最优扇出f，反相器串的数目为N，有f

N=

CL

/

Cgin,1

=1666.7每一级的输出负载电容只考虑下一级的栅电容，最优级数NcNc

=

ln1666.7

=

7.42当N=7时，f=2.89；当N=8时，f=2.53。

要求是缓冲器，级数应为偶数，取N=8。每级反相器的宽长比分别为：12345678NMOS0.5/0.51.27/0.53.20/0.58.10/0.520.5/0.551.8/0.5131.1/0.5331.8/0.5PMOS1/0.52.53/0.56.40/0.516.2/0.541.0/0.5103.6/0.5262.3/0.5663.5/0.52、写出图中所示ROM中每行存储的6位数据（Y5Y4Y3Y2Y1Y0）。wordY5Y4Y3Y2Y1Y0word0010101word1011001word2100101word31010103、根据讲义中4×4SRAM结构图，用SPICE完成设计，输入信号包括3位地址A2-0，一位行地址使能enable，输出信号包括2位数据D1-0，要求实现读功能：enable为0时，不读不写（阵列保持数据，存储器输出预充值），enable为1，地址有效，读出数据经过两级反相器缓冲输出；6管单元中所有器件宽长比为1，其他NMOS宽长比为1，PMOS宽长比为2，采用静态预充结构，预充PMOS宽长比为1/2.。用

mymos模型，测量出读访问时间（即enable有效到数据输出的时间）。SRAM的整体结构可以参考上图，我们可以让存储单元中固定存储0或1，然后通过地址信号的变化将这些值一一读出，其中的静态位线预充电路和列译码输出电路可以参考讲义上的结构，行译码器可以参考下图的

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