第二章双极型逻辑集成电路

第二章双极型逻辑集成电路第1页，课件共76页，创作于2023年2月学习要求掌握集成晶体管和分立式晶体管的区别？集成晶体管中的寄生效应隔离工艺晶体管-晶体管逻辑（TTL）电路发射极耦合逻辑（ECL）电路思考题第2页，课件共76页，创作于2023年2月复习二极管的工作特性PN结的形成正向偏置的PN结反向特性PN结的特性第3页，课件共76页，创作于2023年2月双极型晶体管双极型晶体管剖面图、结构和逻辑符号双极型晶体管以电子和空穴为载流子（bipoly，双极型），而且由载流子中的少数载流子决定器件的性能。以控制电流来达到放大、开关特性的电流控制器件分为三个区第4页，课件共76页，创作于2023年2月三极管结构模型三极管的工作是靠改变两个PN结的工作状态来完成的第5页，课件共76页，创作于2023年2月载流子输运过程示意图图中，蓝色表示电子流，白色表示空穴流第6页，课件共76页，创作于2023年2月反向工作状态第7页，课件共76页，创作于2023年2月晶体管的输入特性与p-n结的正向特性相似共发射极当VCE增加时，由于基区宽度减小，注入到基区中的少数载流子的复合减少，故IB减少共基极在同样的VBE下，VCE越大，IE越大第8页，课件共76页，创作于2023年2月三极管伏安特性反向工作特性正向工作特性IB=0Cut-off第9页，课件共76页，创作于2023年2月三极管工作状态总结工作状态发射结集电结工作区正向活跃状态正偏反偏正向工作区反向活跃状态反偏正偏反向工作区关闭状态反偏反偏截止区饱和状态正偏正偏饱和区三极管放大电路这是逻辑电路设计中常用的工作状态0VBCVBE饱和区（正偏）（反偏）（反偏）（正偏）反向工作区截止区正向工作区第10页，课件共76页，创作于2023年2月晶体管处于放大区的三个必要条件发射结正偏，结电阻很小，即输入电阻很小集电结反偏，结电阻很大，即输出电阻很大有一定的放大倍数（1~3），βF=IC/IB第11页，课件共76页，创作于2023年2月集成晶体管逻辑电路发展状况从直接耦合晶体管逻辑（DCTL）、RTL、DTL广泛应用饱和型逻辑集成电路：TTLSTTL和LSTTL以及ASTTL和ALSTTL继承注入逻辑（I2L）发射极耦合（ECL）电路—非饱和逻辑集成电路

以TI公司60~70年代末推出54/74系列TTL电路为例子

54——军用

74——民用逻辑电路和逻辑表达式 进行逻辑运算和变换的电路称为逻辑电路 门电路是基本单元（与非门）第12页，课件共76页，创作于2023年2月2.1双极型逻辑集成电路中的寄生效应双极型n-p-n的横向扩散的集成npn晶体管n+掩埋层n+P基区n+p+隔离区p+n+p+隔离区np-衬底nn+掩埋层vinvout最高电位最低电位（1）第13页，课件共76页，创作于2023年2月2.1.1集成晶体管与分立晶体管的区别端电流关系式：IE=IB+IC+ISN+PNN+pNPNPNPE(N+)B(E-P)C(B-N)S(C-P)EBCS第14页，课件共76页，创作于2023年2月2.1.2理想本征集成双极型晶体管埃伯斯-莫尔（EM）模型（1954年Ebers和Moll提出来）电流电压关系：αF、αR分别是NPN管正、反向运用时的共基极短路电流增益αSF、αSR分别是PNP管正、反向运用时的共基极短路电流增益Vt=KT/q（等效热电压）波尔兹曼常数、绝对温度、电子电荷量第15页，课件共76页，创作于2023年2月EM模型参数说明参数αF、αR、

αSF、

αSR由杂质浓度、结深和工艺参数决定Vt是由两个物理常数和温度的函数决定，属于环境变量。室温下，Vt≈26mVIES、ICS、ISS分别表示基-射饱和泄漏电流、基-集饱和泄漏电流和传输饱和电流第16页，课件共76页，创作于2023年2月（1）集成双极晶体管的有源寄生效应简化EM模型：PN结正偏工作时，VF>0，（eVF/Vt-1）≈eVF/VtPN界反偏时，VR<0，（eVR/Vt-1）≈-1在电流叠加时只计算eVF/Vt项，可以忽略反偏电流，当全部结都反偏时，只考虑ISS项VSC总是小于零，所以ISS（eVSC/Vt-1）≈-ISS≈0下面利用以上的简化模型分析集成NPN管的工作状况第17页，课件共76页，创作于2023年2月NPN正向工作区和截止区的情况0VBCVBE饱和区（正偏）（反偏）（反偏）（正偏）反向工作区截止区正向工作区第18页，课件共76页，创作于2023年2月NPN反向工作区的情况0VBCVBE饱和区（正偏）（反偏）（反偏）（正偏）反向工作区截止区正向工作区第19页，课件共76页，创作于2023年2月采用掺金工艺和掩埋工艺增加大量的复合中心增大寄生晶体管的基区宽度提高了寄生晶体管的基区浓度第20页，课件共76页，创作于2023年2月饱和区的情况0VBCVBE饱和区（正偏）（反偏）（反偏）（正偏）反向工作区截止区正向工作区简化EM方程，得还需利用前面的公式进行推导！第21页，课件共76页，创作于2023年2月接着上面公式推导得到结论：减小αSF：增大VBE-VBC：采用肖特基二极管（SBD）对BC结进行箝位，使VBC下降为0.5伏左右对于反向工作区和饱和区缺陷工艺上采用掩埋和掺金方法解决

寄生PNP管蜕化为反偏的由隔离结形成的衬底二极管。反偏二极管存在着势垒电容第22页，课件共76页，创作于2023年2月N+掩埋层（2000浙江大学考研题）为了减少寄生PNP管的影响，增加有用电流的比值。采用掺金工艺和增加掩埋工艺。在逻辑集成电路中，NPN管经常处在饱和区或反向运用工作状态，所以对逻辑集成电路来说，减少寄生PNP管的影响就显得特别重要。在NPN管集电区下设置n+阴埋层可以增大寄生PNP管的基区宽度和杂质浓度，使寄生PNP管共基极短路电流增益大大下降减小集电极电阻形成基区减速场第23页，课件共76页，创作于2023年2月（2）集成双极晶体管的无源寄生效应实际的集成晶体管中还存在着电荷储存效应和从晶体管有效基区到晶体管个引出端之间的欧姆体电阻。它们对晶体管的工作产生影响，称为无源寄生效应。寄生电阻：res、rcs、rb和寄生电容CJ、CD：集成双极晶体管电路中的寄生电阻大于分立器件集成双极晶体管电路中的寄生电容大于MOS器件《半导体集成电路》中10页图2-2第24页，课件共76页，创作于2023年2月发射极串联电阻res发射极串联电阻由发射极金属和硅的接触电阻与发射区的体电阻res=re,m+re,bre,m=RC/SERC：硅与发射极金属的欧姆接触系数（可查表）SE：发射极接触孔的面积在小电流的情况下，通常可以忽略第25页，课件共76页，创作于2023年2月集电极串联电阻rCS=rC1+rC2+rC3

rCS是一个被隔离区势垒电容旁路的分布电阻在大信号工作情况下发生发射极电流的集边效应，使电流不是均匀地流过集电结，即rCS与IC有关由于VBC变化所引起的耗尽层宽度的变化，也会使rCS发生变化比分立器件的集电极串联电阻大得多此电阻对逻辑IC的输出低电平有较大的影响第26页，课件共76页，创作于2023年2月集电极串联电阻rC1的计算假设条件：下底、上底各为等位面电流只在垂直方向上流动在上、下面上的电流分布是均匀的求得，T=外延层厚度-集电结结深-集电结耗尽区在外延层一侧的宽度-埋层的上向扩散距离-各次氧化所消耗外延层厚度深饱和、大注入时，由于基区的电导调制效应，使其下降，可以忽略ρ为材料的电阻率T为锥体的高度W,L为顶面矩形的宽和长a,b为底面矩形与顶面矩形相对应的宽和长的比值R=ρL/S第27页，课件共76页，创作于2023年2月集电极串联电阻rC2的计算从发射区接触孔中心到集电极接触孔中心的这端掩埋层构成rC3的计算与rC1同样推得，T=外延层厚度-集电极接触区厚度-掩埋层的上向扩散距离发射结结深第28页，课件共76页，创作于2023年2月减小rCS的方法在工艺设计上，采用加埋层的方法以减小rC2减小外延层的电阻率，降低外延层的高度采用深N+集电极接触扩散以减小rC3，工艺上增加一块掩模版设计中采用BEC排列来减小集电极接触孔到发射极接触孔的距离，以减小rC2采用增加集电极面积来减小rC2，但芯片面积增加，寄生电容增大第29页，课件共76页，创作于2023年2月基区电阻rB从基区接触孔到有效基区之间存在相当大的串联电阻由于rB的存在，在大注入情况下会引起发射极电流的集边效应，而且影响模拟电路中的高频增益和噪声性能rB=rB1+rB2+rB3将相应的图扫描至此！第30页，课件共76页，创作于2023年2月基区电阻rBrB1的计算WE、LE：发射极宽度和长度rB2的计算WE-B：发射极到基极的距离rB3的计算欧姆接触，远小于前面两个，忽略解决方法：在工作点设计时取较大的IC，发生集边效应在版图设计上，可用双基极条或梳妆电极等第31页，课件共76页，创作于2023年2月稳压器件输出端第32页，课件共76页，创作于2023年2月集成NPN晶体管中的寄生电容与PN结有关的耗尽层势垒电容Cj与可动载流子在中性区的存储电荷有关的扩散电容CD电极引线的延伸电极电容Cpad

CS结电容集成晶体管中的寄生电容会使管子的高频性能和开关性能变坏第33页，课件共76页，创作于2023年2月PN结势垒电容Cj包括了三结的势垒电容减少PN结的面积提高反向偏压也有利于减少势垒电容第34页，课件共76页，创作于2023年2月扩散电容CD反映晶体管内可动少子存储电荷与所加偏压的关系交流特性的重要参数采用低电阻率的薄外延层减少管芯面积采用STTL或ECL电路采用集电极掺金第35页，课件共76页，创作于2023年2月2.1.3硼扩电阻器的结构与寄生效应工艺上，与NPN管的基区同时制作；与NPN管的发射区同时制作磷扩散电阻器等。特点：结构简单、阻值合适N型外延层接电路的最高电位，或接至电阻其两端电位较高的一端寄生效应：欧姆接触寄生PNP晶体管寄生电容C≈CALW/3扩散电阻的阻值计算R=R□L/W频率特性（2-3式）频率特性与尺寸的平方成反比（τ=CR反比L2或W2）提高加工精度P-SiN+pP+P+N外延N+第36页，课件共76页，创作于2023年2月逻辑电路设计最基本单元门电路（与非门、或非门）按电路的工作特点分类饱和型逻辑集成电路电阻耦合——RTL二极管耦合——DTL、HTL晶体管耦合——TTL合并晶体管——I2L抗饱和型逻辑集成电路肖特基二极管钳位TTL（STTL）发射极功能逻辑（EFL）非饱和型逻辑集成电路电流型逻辑（CML）即发射极耦合逻辑（ECL）互补晶体管逻辑（CTL）非阈值逻辑（NTL）多元逻辑（DYL）第37页，课件共76页，创作于2023年2月缺点工作速度慢负载能力和抗干扰能力差噪声容限延迟功耗积ECL双极型中速度最快的逻辑电路第38页，课件共76页，创作于2023年2月2.2TTL逻辑电路采用改进电路的形式和工艺的过程来实现提高速度、降低功耗（或降低电路的优值，即延时功耗积）和增加抗噪性逻辑电路和逻辑表达式进行逻辑运算和变换的电路门电路是其基本单元（与非门、或非门）第39页，课件共76页，创作于2023年2月2.2.1一般的TTL与非门特点：输入级采用多发射极晶体管，降低了电路的平均传输延迟时间输出级采用图腾柱结构，降低了电路的功耗反向钳位二极管，避免负向过冲信号，起到输入保护作用此电路的优值：tpdPD=100pJ双极型n-p-n的横向扩散的集成npn晶体管标准SN54/74TTL电路n+掩埋层n+

P基区n+p+n+p+隔离区np-衬底np+隔离区第40页，课件共76页，创作于2023年2月标准SN54/74TTL电路T1：多发射级晶体管约定：输入低电平“0”：0.3伏；输入高电平“1”：3.6伏晶体管导通，VBE=0.7~0.8伏；集电结正向压降，取0.6~0.7伏饱和状态时，VCES=0.3伏；深饱和状态下，0.1伏（IC=0）通过分析基区和发射区之间的电压变化，推出晶体管的工作状态。第41页，课件共76页，创作于2023年2月四管单元TTL与非门电路分析见14页图2-9：典型的TTL电路采用多发射极晶体管有共同的发射结结电压可反抽T2管基区中的过剩少子，提高了工作速度输出级采用图腾柱结构，使电路的功耗下降输入信号有一端为逻辑“0”，即VIL=0.3~0.6伏T1管导通其基极电压：1伏；IB=4/4k=1毫安≈IC，进入深饱和区T2管截至（关态）其基区电压：0.4伏；集电极电压：5伏T5管截至（高电平输出）T3、D4导通VO=VC2-VBE3-VDF=5-1.4=3.6伏，输出为逻辑“1”截止区输入倒相输出第42页，课件共76页，创作于2023年2月续（线性区）输入信号一端输入电压：0.6~1.3伏，首先讨论0.6伏T1管导通，深饱和状态T2管导通基区电压：0.7伏；VB2=VI+VCES1输入信号提高∆VI

：∆VI=∆VB2；VB2=VEB2+IE2R3；∆VB2=∆IE2R3得到，∆VI=∆IE2R3VO=VC2-1.4；VC2=VCC-R2(IC2+IB3)；得，∆VO=∆VC2=-∆IC2R2∆VO/∆VI=-R2/R3；输出电压随输入电压线性下降。关门电平Voff：输出额定高电平的0.9倍处所对应的最大输入电压值∆VO=0.1VOH；求对应的VI值。Voff=0.825伏当输入信号为1.3伏，T5管微导通，代入∆VO/∆VI=-R2/R3，得到VO=2.48伏，VC2=3.88伏第43页，课件共76页，创作于2023年2月续转折区输入信号：1.3~1.4伏T2、T5管导通，饱和区工作状态∆VI=∆VB2；VB2≈VEB2+IE2(R3//rBE5)发射结串联电阻通常很小，所以输出电压在这段发生了跃变，2.5伏~0.3伏饱和区输入信号：1.4伏升到3.6伏（VIH）T2饱和集电极电压：1伏，即T5管的VCES和D管和T3管发射极压降之和D管保证了T3管处于截止状态T1进入反向工作状态，减小反向放大倍数第44页，课件共76页，创作于2023年2月四管与非门电路传输曲线工作区截止区线性区过度区饱和区T1饱和饱和饱和饱和-反向工作T2截止正向工作正向工作正向工作-饱和T3正向工作正向工作正向工作正向工作-截止T4截止截止正向工作-饱和饱和VI(V)小于0.60.6~1.31.3~1.41.4~3.6VO(V)3.63.6~2.52.5~0.30.2~0.3输入电压输出电压VB2第45页，课件共76页，创作于2023年2月作业评讲集成电路设计集成电路工艺实现系统的集成第46页，课件共76页，创作于2023年2月超大规模集成电路优点降低生产成本提高工作速度降低功耗简化逻辑电子线路优越的可靠性体积小重量轻缩短电子产品的设计和组装周期第47页，课件共76页，创作于2023年2月CMOS和BipolarCMOS：工艺简单、功耗低、占芯片面积小，更适于作较大规模的集成电路，抗干扰能力强。多子器件。缺点：工作速度慢、驱动能力不足。Bipolar：工艺复杂，占芯片面积较大，功耗也大，不宜做较大规模的集成电路。少子器件。但速度较快、驱动能力较强。第48页，课件共76页，创作于2023年2月2.2.2四管单元与非门的静态参数和瞬态参数输出高电平（VOH），T2管的ICEO，大于3V输出低电平（VOL），T5管深度饱和，小于0.35V开门电平（VON），小于1.8伏（一般1.4V）关门电平（Voff），R2/R3，大于0.8伏（一般0.8V）输入短路电流（IIS），IIS=(VCC-VEB1)/R1，小于1.8毫安高电平输入电流（IIH），反向工作βR，小于70微安静态功耗（P），P=(PL+PH)/2，25毫瓦扇出系数（NO），NO=IOL/IIS或NO=IOH/IIH

，~10噪声容限（NNL、NNH），VNL=Voff–VIL;NNH=VIH-VON平均延迟时间（tpd），tpd=(tpHL+tpLH)/2电路的优值（延时功耗积）tpdPD=100pJ第49页，课件共76页，创作于2023年2月噪声容限和延迟时间第50页，课件共76页，创作于2023年2月例题针对四管单元TTL的传输特性曲线。若VIL=0.4V，VIH=3V。求VOH、VOL、VNL、VNH。若VIL=0.3V，VIH=3.6V。求VNL、VNH。低电平噪声容限低第51页，课件共76页，创作于2023年2月2.2.3六管单元与非门的电压传输特性T3、T4复合管（达林顿管）代替了四管单元中的T3、D，提高了负载能力和速度T4管的发射结电压起到电平位移作用T4不能进入饱和，且T4的基极有R4泄放电阻，使电路传输延迟时间下降达林顿管射随器的电流增益大，输出电阻小，提高了负载能力有源泄放电路（T6、R3、R6）代替四管单元的R3，其优点：提高了电路的抗干扰能力T2管的发射极通过R3、T6的发射极接地，提高了T2管导通的条件，Voff->VT=1.4V缩短了开关门时间，提高电路的速度初导通时，T2管射极电流IE2全部流入T5基极，加速T5饱和；当T6管导通，起分流作用，减轻了T5管的饱和深度，加快了T5管导通速度截止初期，T2管截止，T6管提供T5管存储电荷的低阻通道，提高了T5管截止速度改善了电路的温度特性第52页，课件共76页，创作于2023年2月2.2.3六管单元与非门的电压传输特性第53页，课件共76页，创作于2023年2月直流分析电压传输特性静态参数瞬态特性4k1k1003k500250第54页，课件共76页，创作于2023年2月2.4TTL电路的改进结构TTL电路是晶体管-晶体管逻辑电路的英文缩写（Transister-Transister-Logic），是数字集成电路的一大门类。它采用双极型工艺制造，具有高速度低功耗和品种多等特点。从六十年代开发成功第一代产品以来现有以下几代产品。第一代TTL包括SN54/74系列，（其中54系列工作温度为-55℃～+125℃，74系列工作温度为0℃～+75℃)，低功耗系列简称LTTL，高速系列简称HTTL。第二代TTL包括肖特基箝位系列（STTL)和低功耗肖特基系列（LSTTL）。第三代为采用等平面工艺制造的先进的STTL(ASTTL)和先进的低功耗STTL（ALSTTL）。由于LSTTL和ALSTTL的电路延时功耗积较小，STTL和ASTTL速度很快，因此获得了广泛的应用。第55页，课件共76页，创作于2023年2月SBD（SchottkyBarrierDiode）工作原理：利用金属和半导体接触时由于两者的功函数不同，而会产生一个静电势垒差，这个势垒差决定了SBD的电压—电流关系类似于PN结的整流特性I=IDS[exp(V/Vt)-1]I=IS(exp(V/ΦT-1)与PN结差别如下：反向饱和电流大正向导通压降小电阻高多子导电器件，没有储存效应，响应速度快材料：Pt铂、Mo钼、W钨、AL铝等PtSi—Ti/W—AL多层金属薄膜系统阴极（外延层）阳极（金属）肖特基二极管图第56页，课件共76页，创作于2023年2月肖特基钳位晶体管（SCT）SchottkyCatchingTransistor（SCT）由图可知：SCT制作工艺完全兼容TTL（图2-14）SBD使SCT的基极-集电极之间电压VBC钳位在SBD的导通电压工作特点：正向工作区或截止区反向工作区或饱和区缩小存储时间降低VCES问题：饱和压降较高，反向漏电流大BCE

符号图肖特基晶体管的剖面图见书19页图2-140VBCVBE饱和区（正偏）（反偏）（反偏）（正偏）反向工作区截止区正向工作区第57页，课件共76页，创作于2023年2月SCT等效电路图STTL电路采用了这样的结构延迟时间小降到了3ns，功率：19mWLSTTL，延迟时间：9.5ns功率：2mW第58页，课件共76页，创作于2023年2月SBD钳位晶体管（SCT）平面结构图横截面图电路符号图等效电路图电特性第59页，课件共76页，创作于2023年2月2.2.4STTL和LSTTL电路六管单元STTL与非门电路（如图2-15）采用SBD钳位晶体管的六管单元与非门电路（用SCT代替了除不会进入饱和状态的T4管外所有晶体管）STTL电路的特点（优、缺点）：在输入端用SBD钳位，消除负压冲击T1管减小高电平输入电流。T1管工作在反向饱和区，所以SBD限制了反向工作时“发射结”的偏置电压电路的抗干扰能力下降了。因为VCES1提高了，T2管的基极电压=输入电压+VCES1，所以门槛电平降低了。T5管由于SBD钳位，集电结电压降下降。导致输出低电平电压上升。输出电压的上升沿和下降沿都很陡，会产生严重的传输反射干扰第60页，课件共76页，创作于2023年2月低功耗肖特基TTL（LSTTL）电路如图2-16采用肖特基势垒二极管代替多发射极晶体管作为输入管将T4管的基极泄放电阻R4由接地改为接输出端Vo，并加上SBD管D5、D6特点：采用高阻值电阻使功耗下降为标准TTL门的1/5左右改用以SBD为输入管的DTL电路。高电平输入电流小、速度快、击穿电压高对R4的改动使得通过R4的电流变小，所以电路功耗下降，同时提高了高电平输出时的电流增加D5、D6使电路的速度提高。D5在电路导通的瞬间反抽T4管基区的存储电荷；D5、D6在输出端高电平转低电平时导通加速T5管的导通低电平噪声容限下降第61页，课件共76页，创作于2023年2月LSTTL电路的结构分为三部分（见图2-16）：输入级、分相级（驱动级）、输出级工作状态：低电平输入时，T2、T5、T6截止，输出高电平高电平输入时，D3、D4截止，T2、T5、T6导通，T3、T4截止，输出低电平输入级的特点输入击穿电压提高提高了电路的速度避免了高电平输入漏电流（电路输入阻抗、扇出能力提高）更有效地限制了反向过冲现象输出级的特点降低了截止功耗，增加了扇出系数加快下降沿的速度，减小了内部噪声阈值电压下降，使低电平噪声容限下降第62页，课件共76页，创作于2023年2月三级放大结构的LSTTL电路结构见图2-19输入端上升沿时D8管提供过驱动电流T2管导通后，D8管截止输入端下降沿时T2管基区的超量存储电荷通过D2、D4泄放降低了tpd≈5.5ns第63页，课件共76页，创作于2023年2月2.2.5ASTTL和ALSTTL电路采用介质隔离等平面工艺（见图2-20），最大限度地减少了晶体管的面积等平面：氧化层与硅表面几乎一样平在Si3N4与SiO2层采用光刻刻出空处，用O2氧化此处，形成等平面（利用Si3N4与SiO2在氧化速度上不同制成）采用低能离子注入技术形成基区，再采用浅结砷扩散工艺形成发射区，减少基区宽度新电路设计技术提高电路的性能24~27页第64页，课件共76页，创作于2023年2月2.2.6FAST电路FAST（采用等平面工艺II制造）在光刻后，先在空白处的衬底刻一个凹槽，再在此处氧化（氧化层几乎埋入衬底）晶体管的fT达到5GHz电路上采用三级结构基本门延迟时间：2ns功耗：4mW第65页，课件共76页，创作于2023年2月2.2.7简化逻辑门分为三类：输入门、内部门和输出门输入门：输入阻抗高、抗干扰能力强输出门：负载能力强内部门：数量大、功耗小、电路简单第66页，课件共76页，创作于2023年2月2.2.5LSTTL门电路的逻辑扩展实际的需要按输出结构的不同分：基本门集电极开路（OC）门三态（3S）门第67页，课件共76页，创作于2023年2月（1）基本门第68页，课件共76页，创作于2023年2月

（2）OC门“线与”状态时，造成逻辑混乱、甚至烧坏T5管结构：把标准系列与非门中的高电平输出驱动级去掉，直接由输出管T5的集电极输出。输出端用导线接在一起，接到一个公共的上拉电阻上，实现“线与”缺点：速度慢、负载能力差与非门VCC与非门与非门第69页，课件共76页，创作于2023年2月实现“线与”功能Y=AB·CD=AB+CD第70页，课件共76页，创作于2023年2月（3）三态逻辑（TSL）门TSL：thirdstatelogicgate 输出状态：高电平、低电平和禁止态（高阻态）控制信号可在EN处加入，也可在

处加入：EN＝0，

＝1，则C=0，vB1=0.7V，vc2＝0.7VvB4＝vc2＝0.7V，T4截止（T4导通的电位vB4>1.4V）vB1=0.7V，T5截止，输出端Y为高阻状态。EN＝1，

＝0，C=1，对与非门另两个A、B输入端无影响，为正常的与非门电路。当A＝B＝1，则T2、T5导通，vc2＝1.0V（前已分析）。二极管D处于反相截止状态（因为其阳极电压vc2＝1.0V，小于阴极C点电位vIH=3.6V），在电路中不起作用。若A、B中有一个为0，则T2、T5截止，由于vc2＝vIH＋0.7＝4.3V，足够保证T4导通。即当EN＝1（

＝0），二极管D在电路中不起作用，电路保持完整的与非门逻辑功能。C第71页，课件共76页，创作于2023年2月2.2.8ECL电路（31页）发射极耦合逻