第四章存储器

第4章存储系统及半导体存储器4.1存储系统与半导体存储器分类4.2存储器层次结构与译码电路4.3随机存储器（RAM）4.4只读存储器（ROM）4.5CPU与存储器的连接4.6高速缓存Cache及其工作原理4.1存储系统与半导体存储器的分类4.1.1存储系统计算机的存储器外存储器

作用：用于存放当前运行的程序和数据，是主机一部分。特点：通常用半导体存储器作为内存储器。内存速度较高，CPU可直接读写。

作用：用于存放暂时不用的程序和数据。特点：容量大、速度较低、CPU不能直接读写。内存储器存储系统

通过软、硬件结合，形成了内存-外存的存储层次，即存储系统。6.1存储系统与半导体存储器的分类4.1.1存储系统

速度方面，内存比CPU大约慢一个数量级，存在速度匹配的瓶颈。在CPU和内存中间增加一层高速Cache，又构成了高速缓存（Cache）-内存层次。要求Cache速度与CPU速度匹配或接近。完全由硬件来实现高速缓存-内存的地址映像技术。

高速缓存（Cache）-内存层次解决提高存储速度问题内存-外存存储层次解决了大容量和低成本的矛盾。6.1存储系统与半导体存储器的分类

内存一般用来存放当前活跃的程序和数据。目前主要采用半导体存储器，使用随机存取方式

外存用于存放当前不活跃的程序和数据。一般采用软盘、硬磁盘、光盘、优盘

cache用在CPU与内存之间，在交换信息时起缓冲作用。

CacheCPU内存储器

外存储器2个层次三级体系：4.1.2半导体存储器的分类及特点1.半导体存储器的分类按器件原理分：有双极型、MOS型存储器；分类新近推出闪速存储器（Flash），既具有RAM易读、写、体积小、集成度高、速度快等优点，又有ROM断电后信息不丢失等优点。按存取方式分：有随机存取（RAM）和只读存储器（ROM）；按存储原理分：有静态（SRAM）和动态（DRAM）4.1.2半导体存储器的分类及特点图4.1半导体存储器的分类4.1.2半导体存储器的分类及特点2.半导体存储器的性能指标性能指标:功耗、可靠性、容量、价格、集成度、存取速度从功能和接口电路角度，最重要是芯片的存取容量和速度。（1）存储容量 存储容量是指存储器存放二进制信息的总位数即：存储容量=存储单元数×单元的位数。芯片的容量通常采用比特（Bit）作为单位。如N×8、N×4、N×1这样的形式来表示芯片的容量(集成方式)。计算机中一般以字节B（Byte）为单位，如256KB、512KB等。大容量的存储器用MB、GB、TB为单位。

4.1.2半导体存储器的分类及特点2.半导体存储器的性能指标（2）存取时间是反映存储器工作速度的一个重要指标，是指从CPU给出有效的存储器地址启动一次存储器读/写操作，到该操作完成所经历的时间。读操作：存取时间就是读出时间，即从地址有效到数据输出有效之间的时间，通常在101～102ns之间。写操作：而对一次写操作，存取时间就是写入时间。（一般大于读）（3）存取周期指连续启动两次独立的存储器读/写操作所需的最小间隔时间

注意!!

存在内部操作的恢复时间，读/写周期=读出/写入时间+恢复时间。读周期时间写周期时间4.1.2半导体存储器的分类及特点2.半导体存储器的性能指标（4）可靠性指存储器对环境温度与电磁场等变化的抗干扰能力。大规模集成电路结构的平均无故障时间一般都在几千小时以上。（5）集成度对于半导体存储器来说，集成度是一个重要的衡量指标。集成度是指在平方毫米芯片上集成基本电路的数量。其它技术指标还有功耗、性价比等指标，其中功耗含维持功耗和操作功耗。4.1.2半导体存储器的分类及特点3.半导体存储器的特点

（1）RAM的分类及特点按器件原理分：双极型和MOS型 ①双极型RAM

主要TTL型、ECL型。②MOS型RAM。静态SRAM

动态DRAM

特点是集成度介于双极型RAM与动态RAM之间，不需要刷新，易用电池备用电源，功耗也在双极型和动态RAM之间。特点是存取速度高，但集成度低、功耗大、成本高。目前主要用于速度要求高的微型机中。信息会自然丢失，须（2ms）定时刷新。集成度最高，比静态RAM功耗低，价格便宜。4.1.2半导体存储器的分类及特点3.半导体存储器的特点

（1）RAM的分类及特点按器件原理分：双极型和MOS型 ①双极型RAM②MOS型RAM。分静态SRAM、动态DRAM③集成随机存储器IRAMIRAM是将动态存储器的刷新逻辑电路和DRAM集成在一起，具有DRAM的高集成度，不需要外部刷新电路和使用方便等IRAM特点4.1.2半导体存储器的分类及特点3.半导体存储器的特点

（2）ROM的分类及特点 ①掩膜只读存储器MROM

掩膜只读存储器MROM是芯片厂家用用光刻工艺掩膜对存储器进行编程，一旦制造完毕，其内容就不可更改。4.1.2半导体存储器的分类及特点3.半导体存储器的特点

（2）ROM的分类及特点 ①掩膜只读存储器MROM②可编程只读存储器PROM

可编程只读存储器PROM允许用户烧断管子熔丝的方法一次性写入，一旦写入也不可更改。

4.1.2半导体存储器的分类及特点3.半导体存储器的特点

（2）ROM的分类及特点 ①掩膜只读存储器MROM②可编程只读存储器PROM③可擦除只读存储器EPROM

EPROM允许用户由专用编程器完成多次写入信息。写入之前应先擦除原来写入的信息。用紫外光照射15分钟左右，芯片中信息被擦除。4.1.2半导体存储器的分类及特点3.半导体存储器的特点

（2）ROM的分类及特点 ①掩膜只读存储器MROM②可编程只读存储器PROM③可擦除只读存储器EPROM④可电改写的只读存储器EEPROM

即用特定的电信号对其进行在线擦除、改写操作，因此很方便。特点是写入时电压要求较高（12V以上）、速度较慢。保存信息100年。4.1.2半导体存储器的分类及特点3.半导体存储器的特点

（2）ROM的分类及特点 ①掩膜只读存储器MROM②可编程只读存储器PROM③可擦除只读存储器EPROM④可电改写的只读存储器EEPROM⑤闪速存储器（FlashMemory）

特点是在不加电的情况下可以长期保存数据，又具有非易失性，还可以在线进行快速擦写与重写，兼有EPROM和SRAM的优点。4.2存储器层次结构及译码电路4.2.1存储器层次结构把不同存储容量、存取速度和价格的存储器按层次结构组成多层存储器，并通过管理软件和辅助硬件有机组合成统一的整体，使所存放的程序和数据按层次分布在各种存储器中。

主要由高速缓冲存储器Cache、主存储器和辅助外存组成。4.2.1存储器层次结构图6.2微型计算机存储层次图

呈现金字塔形结构，越往上存储器件的速度越快，CPU的访问频度越高；同时价格也越高，系统拥有量越小。4.2.1存储器层次结构图6.2微型计算机存储层次图

寄存器位于塔顶端，数量有限、存取速度最快。向下依次是Cache、主存储器、辅助存储器。位于塔底的存储设备，其容量最大，每位价格最低，但速度最慢。4.2.1存储器层次结构狭义三层：

Cache、内存、外存。广义四层：加上CPU寄存器构成微处理器四层存储体系。存储器的层次结构主要体现在缓存主存和主存辅存这两个存储层次上。图6.2微型计算机存储层次图4.2.2存储器片内译码1.译码器的译码原理

译码（解码）：输入二进制代码→对应的控制信号。 译码器：一个有多个输入和多个输出的组合电路。图4.4译码器结构框图输入n与输出m关系2n=mA1A0Yi00Y001Y110Y211y34.2.2存储器片内译码图4.5两位二进制译码器图01111010010A1A0011111111选通输入控制端E4.2.2存储器片内译码2.存储器片内译码方式（1）单译码方式（一维译码）（2）双译码方式（二维译码）

单译码特点：译码电路简单；同样的存储单元，需要较多的输入线。

地址线分成两组，一组作为行地址译码选择，另一组作为列地址译码选择，这样构成一种二维地址译码方式。4.2.2存储器片内译码图4.8双译码存储器结构图二维的矩阵方式广泛应用在集成电路中。

12根输入线一维译码212=4096需要4096根输出线二维译码212=4096需要64+64=128输出线4.3

随机存储器（RAM）4.3.1静态存储器（SRAM）由两个增强型的NMOS反相器交叉耦合而成图4.9静态存储电路内部结构图1100101.存储过程：正反馈2.译码：行列均有效3.读取：经控制管输出到I/O线4.特点:集成度低，功耗较大。速度快，稳定；无刷新电路。4.3.1静态存储器1.型号介绍

SRAM的不同规格，如2101（256×4位）、2102（1K×1位）、

2114（1K×4位）、4118（1K×8位）、6116（2K×8位）已停产，很难买到。

现在常用型号：6264（8K×8位）和62256（32K×8位）等。2.61166116是2KB静态存储器芯片。4.3.1静态存储器表4-1HM6116真值表工作方式I/O线状态功率状态H××没选中高阻备用状态LL×写入DIN运行状态LHL读出DOUT运行状态LHH－高阻运行状态4.3.2动态读写存储器（DRAM）1.动态读写原理DRAM是利用电容存储电荷的原理来保存信息的，它将晶体管电容的充电状态和放电状态分别作为1和0。特点：集成度高，功耗低。速度慢于SRAM，需要不断刷新。写入时：写选线为1，T1导通；写入的数据通过T1管存储到T2管的Cg电容中。4.3.2动态读写存储器（DRAM）1.动态读写原理DRAM是利用电容存储电荷的原理来保存信息的，它将晶体管电容的充电状态和放电状态分别作为1和0。特点：集成度高，功耗低。速度慢于SRAM，需要不断刷新。读出时：先给预充脉冲，T1导通，使读数据线寄生电容Cg充电到VDD，然后启动读选线为1，进行读出操作。4.3.2动态读写存储器（DRAM）2.DRAM的刷新

刷新即对基本存储电路进行补充电荷

就是每隔一定时间（一般2ms）对DRAM的所有单元进行读出，经读出放大器放大后再重新写入原电路中，以维持电容上的电荷，进而使所存信息保持不变。（1）正常读/写存储器也是一次刷新（2）每隔2mS单独周期性刷新一次●结构上是采用按行刷新-----其时间称为刷新周期。●内部划分成小矩阵，这样所有的矩阵同时进行刷新。4.3.2动态读写存储器（DRAM）

●三种刷新方式（1）集中刷新方式

在最大刷新时间间隔中，集中在一个时间段对芯片的每一行都进行刷新。优点是存储器的利用率高，控制比较简单。但不适合实时性较强的系统使用。

将各刷新周期安排在每个正常读写周期之后。刷新方式的时序控制比较简单，对存储器的读写没有长时间的“死区”。但刷新过于频繁，存储器的效率过低。

根据存储器需要同时刷新的最大行数，计算出每一行的间隔时间，通过定时电路提出刷新请求进行一次刷新操作。现大多数计算机都采用的是异步刷新方式。（2）分散刷新方式（3）异步刷新方式4.3.2动态读写存储器（DRAM）3.DRAM芯片举例

目前常用的有4164（64K×1Bit）、41256（256K×1Bit）、41464（64K×4Bit）和414256（256K×4Bit）等类型。（1）DRAM4164的存储芯片结构4.3.2动态读写存储器（DRAM）

（2）414256的存储芯片结构组成：

存储阵列读出放大器与I/O门控制电路行地址缓冲/译码器列地址缓冲/译码器数据输入/出缓冲器刷新控制/计数器时钟发生器4.3.2动态读写存储器（DRAM）

（2）414256的存储芯片结构存储器访问:行和列地址两次输入首先锁存9位行地址A8～A0;

然后再锁存9位列地址A8～A0。

经译码选中存储单元，在读/写控制信号控制下读取信息。4.3.2动态读写存储器（DRAM）

（2）414256的存储芯片结构刷新：●读出时须预充电，即每次读／写均一次刷新。●需要每8ms刷新一次。刷新时通过在512个行地址间按顺序循环进行刷新，可以分散刷新，也可以连续刷新。4.3.2动态读写存储器（DRAM）（3）增强型动态存储芯片1M×4位EDRAM的结构框图

20位内存地址

高11位低9位（2048行）（512列）A10~A0A8~A0●下一次读优先比较行地址，行地址相同时，从缓冲行读出对应列。否则，如上驱动。●两优点：读出期间可同时刷新；允许在写操作完成的同时启动同一行的读操作。4.3.2动态读写存储器（DRAM）

要点：1.数据线与芯片位数一致，一般为8位居多；2.控制线一般具有读、写、片选信号；3.地址线随芯片存储容量线性变化。

1K单元：1024=21010根地址线

2K=11根，4K=12根8K=13根但二次锁存地址的芯片有差别。4.4只读存储器(ROM)图6.16掩膜ROM存储结构图4.4.1掩膜ROM

位单元D3D2D1D0单元01010单元11101单元20101单元301104.4.2可擦编程只读存储器(EPROM)图6.17浮栅MOSEPROM存储电路反向电压1.EPROM的存储单元电路PN结势垒D、S之间导通EPROM27C64●A0～A12：是13位地址线。●D0～D7：是8位数据线。4.4.2可擦编程只读存储器(EPROM)2.典型EPROM芯片（2716、2732停产）、2764、27128、27256等。

27C64、27C128、27C256等CHMOS型。27C64引脚图●VPP：编程电源，编程时，应加12.5V编程电源；正常工作时，连接+5V电源。●PGM：是编程脉冲输入。●CE：片选信号，低电平有效●OE：输出，当OE=0时，被选中可读出；当OE=1时，禁止读出。4.4.2可擦编程只读存储器(EPROM)

27C64读出时序

27C64

的工作方式

方式CE#OE#PSEN#VPPD7～D0读LLH5VDOUT维

持H××5V高阻编

程LHL12.5VDIN编程校验LLH12.5VDOUT编程禁止H××12.5V高阻4.4.3电可擦只读存储器(EEPROM)

擦除：若VG的极性相反也可以使电荷从浮空栅流向漏极；还可按字节擦除。

编程：隧道二极管，它在第二栅与漏极之间电压VG的作用下，使电荷通过它流向浮空栅。4.4.4Flash（闪速）存储器

闪速存储器是以单晶体管EPROM单元为基础。●具有可靠的非易失性、电擦除性；●经济的高密度，低成本；固体性；●可直接执行。能够用于程序代码和数据存储的理想媒体；●迅速清除整个器件所有内容，可字节操作；擦除和重新编程几十万次。●擦写速度快，接近于RAM。4.5CPU与存储器的连接问题引入：实验箱4.5CPU与存储器的连接问题引入：用户应用板1用户应用板24.5CPU与存储器的连接4.5.1连接存储器的基本问题

1.把握要领---紧扣三总线CPU与存储器连接示意

AB地址总线与容量对应；均经锁存器与M全部对应相连接。

DB数据总线根据4、8位不同，分别与高8位或低8位对应连接。

CB控制总线一般考虑CS、WE、RD、M/IO及相应的控制逻辑。4.5.1连接存储器的基本问题2.综合考虑的因素1）CPU总线的带负载能力可加驱动器或缓冲器2）速度匹配与时序控制尽量选快速芯片3）数据通路匹配

存储器以字节为，16位或32位数据，放连续的几个内存单元中，称为“字节编址结构”。（奇、偶体）4）合理的内存分配分为ROM区和RAM区单元的位数与其数据线数相对应：

3.存储器的片选与地址分配

10位地址，1024单元

8位地址，256单元

1)正确连接存储器的关键点合理分配存储空间，并正确译码！

芯片的片选信号和字选控制

当CS（或CE）=0时，芯片被选中当CS（或CE）

=

1时，芯片被封锁

芯片单元与地址线数相对应存储容量＝1024×8=8K位＝1K字节8根数据线◆芯片选择：在芯片地址线位数的基础上扩展地址线，

3.存储器的片选与地址分配

每只芯片均有一条片选线CS(CE)，选通芯片。◆片内地址：由存储器芯片上地址线编码决定。扩展多芯片时解决2个问题：扩展线位数n与扩展芯片N的关系为

2n=N2)地址线位数扩展及地址分配CS。并由扩展线控制芯片的片选3.存储器的片选与地址分配例如扩展4片4KB字节的存储器，则第3只芯片的地址：A11A00000

0000

0000→B000H1111

1111

1111→BFFFH12位芯片内地址★同容量存储芯片的地址线扩展扩展的地址编码放在高位，芯片地址编码放在低位。最低最高A15A14A13A12

1011

1011

3位扩展地址

★不同容量存储芯片地址线扩展以地址线位数最多的芯片为准进行扩展，在差别位置插入无关位。3.存储器的片选与地址分配例如扩展1片4K字节和1片8K字节存储器。A14A13A12A11A08KB芯片100

0000

0000

0000→4000H～

101

1111

1111

1111→5FFFH4KB芯片01×

0000

0000

0000→2000H～

01×

1111

1111

1111→3FFFH插入无关位的第二种方法（可扩展的地址线充足时）★不同容量存储芯片地址线扩展以地址线位数最多的芯片为准进行扩展，在差别位置插入无关位。3.存储器的片选与地址分配例如扩展1片4K字节和1片8K字节存储器。A15A14A13A12A11A08KB芯片10×0

0000

0000

0000→8000H(A000H)

10×1

1111

1111

1111→9FFFH(BFFFH)4KB芯片01××

0000

0000

0000→4000H(6000H)

01××

1111

1111

1111→4FFFH(6FFFH)4.5.2存储器的译码方法1.线选译码法▲方法：用某一扩展位直接作为片选信号。▲优点：无译码电路，线路简单，成本低。▲缺点：有地址重叠现象,浪费大量的存储空间。图6.24存储器线选译码电路图4.5.2存储器的译码方法1.线选译码法▲方法：用某一扩展位直接作为片选信号。▲优点：无译码电路，线路简单，成本低。▲缺点：有地址重叠现象,浪费大量的存储空间。图6.24存储器线选译码电路图A14A13A12在同一时刻只能有一位为0

其中：A12=0选中片1，地址空间为6000H～6FFFH；

（A15的无关）重叠区域之一为E000H～EFFFH;A13=0选中片2，地址空间为5000H～5FFFH；

A14=0选中片3，地址空间为3000H～3FFFH。A2A1A0Yi000001010

0111001011101114.5.2存储器的译码方法74LS-138是常用的3-8译码器图6.6片选控制译码逻辑0110111011102.全译码法常用译码器有双2-4译码器、3-8译码和4-16译码器等。4.5.2存储器的译码方法2.全译码法▲方法：低位地址线作片内字选；高位扩展线全部参加译码。▲缺点：需加译码电路▲优点：无地址重叠现象，地址空间唯一性。6.25全译码法的存储器系统电路图4.5.2存储器的译码方法3.混合译码法

一部分空余地址线参加译码一部分用于线选连接图6.26

片选方式的选择要根据系统复杂程度综合分析确定。4.5.3存储器与CPU的连接1.存储器的分体结构●8086CPU有16位数据线—→高8位、低8位存储体为何要分体：存储芯片数据线8位，CPU数据线>=16位●80486CPU有32位数据线—→4个8位的存储体★486四个存储体的选择信号：BE0～

BE3●Pentium有8个存储体的体选信号：BE0～BE7BHEA04.5.3存储器与CPU的连接1.存储器的分体结构4.5.3存储器与CPU的连接1.存储器的分体结构有效选中高8位（奇数体）A0=0选中低8位（偶数体）

高位512k×8

低位512k×8

二者均有效=00时，选中16位字4.5.3存储器与CPU的连接

●N×1位芯片，扩展N个字节，用8片并列成一组；

●1K×4位芯片，扩展1KB,要用2片并列成一组。2.位扩展

★用多块存储器芯片重叠使用。并成一个字节或字长的存储体。

★主要是数据线按位排列，存放数据的某个对应位，并行连接到CPU的数据线上。

★组内每片的地址线、控制线并在一起；再与CPU的相应信号线连接。4.5.3存储器与CPU的连接2.位扩展读写片选控制线组内并联组内各芯片地址线并联数据线按位组分别连接DB4.5.3存储器与CPU的连接2.位扩展扩展第二组读写片选控制线组内并联组内各芯片地址线并联数据线按位组分别连接DB4.5.3存储器与CPU的连接3.字扩展要领：各位组地址线、数据线、读写控制线横向延伸串联。片选线经译码器分别连接！组2组1组4组3扩展容量256B×4组=1KB（组内256×4位×2片）

CPU与存储器典型连接1.设计地址译码电路步骤：（1）确定(扩展)地址线数（2）确定地址分配（3）画地址分配图和位图（4）画出地址译码电路图并连接

实用中，应尽可能选择大容量片，以简化电路和减少板卡面积。4.5.4CPU与存储器典型连接

例如27C64和62C64构成32KB的EPROM和32KB的SRAM(0000H～0FFFH）。（1）确定地址线数27C6462C64芯片上13根A12～A032KBROM需4片32KBRAM需4片8片；扩展A15～A13作片选64KB连续地址空间需要16根4.5.4CPU与存储器典型连接芯片编号类型与容量地址范围0ROM8KB0000H～1FFFH1ROM8KB2000H～3FFFH2ROM8KB4000H～5FFFH3ROM8KB6000H～7FFFH4RAM8KB8000H～9FFFH5RAM8KBA000H～BFFFH6RAM8KBC000H～DFFFH7RAM8KBE000H～FFFFH(3)

画出地址分配表和地址位图(2)

确定地址分配

考虑地址连续，设计ROM占用前32KB,地址范围0～7FFFH；RAM占用后32KB,地址范围8000～0FFFFH。片间地址线片内地址线A15A14A13A12～A00000号ROM芯片0011号0102号0113号1004号RAM芯片1015号1106号1117号4.5.4CPU与存储器典型连接考虑M/IO=1才选中存储器，与G相连；A15~A13与译码输入端ABC连接。（4）画出地址译码电路问题！芯片内地址连续，但不适应分体结构4.5.4CPU与存储器典型连接芯片号类型与容量地址范围0ROM8KB0000H～3FFFH的偶数体18KB0000H～3FFFH的奇数体28KB4000H～7FFFH的偶数体38KB4000H～7FFFH的奇数体4RAM8KB8000H～BFFFH的偶数体58KB8000H～BFFFH的奇数体68KBC000H～FFFFH的偶数体78KBC000H～FFFFH的奇数体(3)’画出分体结构地址分配表和地址位图(2)’确定地址分配片间地址线片内地址线体选A15A14A13～A1A0000号ROMBHE#011号A0102号BHE#113号A0004号RAMBHE#015号A0106号BHE#117号4.5.4CPU与存储器典型连接

用BHE和A0作奇偶存储体控制信号；A15~A14与译码输入端B、C连接。注意A端接地，M/IO接G端！可用2—四译码器(4)’画出地址译码电路4.5.4CPU与存储器典型连接前述64KB分存储体例题，与8086连接电路如下：2.存储器与8086CPU的连接BHE接4片，A0接4片；各ROM两片，RAM两片4.5.4CPU与存储器典型连接前述64KB分存储体例题，与8086连接电路如下：ROM的偶数体是0、2片，奇数体是1、3片；

RAM的偶数体是4、6片，奇数体是5、7片。2.存储器与8086CPU的连接4.5.4CPU与存储器典型连接前述64KB分存储体例题，与8086连接电路如下：

奇数体的1、3片和5、7片数据线接到CPU的高8位D15~D8；

偶数体的0、2片和4、6片数据线接到CPU的低8位D7~D0；2.存储器与8086CPU的连接4.5.4CPU与存储器典型连接前述64KB分存储体例题，与8086连接电路如下：问题：部分译码有地址重叠！也可以用A19A18A17高位译码，中间插入无关位。2.存储器与8086CPU的连接4.5.4CPU与存储器典型连接延伸一：改用128K×8，扩成1024KB存储器。（片上17线，总20线）

观察改动！译码：A19A18片内：A17~A1容量：512KB×22.存储器与8086CPU的连接4.5.4CPU与存储器典型连接2.存储器与8086CPU的连接延伸二：改用128K×8，扩成1024KB存储器为全RAM。

思考：仅全部改接成RAM应改动那些连线？RAMRAMRAMRAM●●●●31204.6高速缓存Cache及其工作原理

在慢速的DRAM和快速CPU之间插入速度较快、容量较小的SRAM，起到缓冲作用，又不使成本上升过高。

●原因：程序访问的局部性。对局部范围的存储器地址频繁访问，而对此范围以外的地址则访问甚少的现象，就称为程序访问的局部性。加之循环程序段和子程序段要重复执行多次。●