时序逻辑电路的分析和设计

7时序逻辑电路的分析和设计7.7基于MSI时序逻辑电路的设计7.1概述7.2基于触发器时序电路的分析7.3基于触发器时序电路的设计7.4集成计数器7.5集成移位存放器7.6基于MSI时序逻辑电路的分析7.1概述(2)时序逻辑电路：任一时刻的输出不仅与该时刻电路的输入信号有关，而且还与电路过去的状态有关。1.逻辑电路的分类(1)组合逻辑电路:任一时刻的输出仅与该时刻电路的输入信号有关，而与该时刻以前的输入状态无关。2.时序电路的结构框图组合逻辑电路存储电路z1

zjw1

wkx1

xiq1

ql……………………组合逻辑电路的局部输出W通过存贮电路输出Q反响到组合逻辑电路的输入端，与外输入信号X共同决定组合逻辑电路的输出Z。图中X(x1,x2,…,xI)为外部输入信号Z(z1,z2,…,zJ)为输出信号W(w1,w2,…,wK)为存贮电路的输入信号Q(q1,q2,…,qL)代表存贮电路的输出状态组合逻辑电路存储电路z1

zjw1

wkx1

xiq1

ql……………………表示信号间的逻辑关系的三个向量方程：式中tn和tn+1表示相邻的两个离散时间。a.输出方程Z(tn)=F[X(tn),Q(tn)]b.状态方程Q(tn+1)=G[W(tn),Q(tn)]c.驱动方程W(tn)=H[X(tn),Q(tn)](1)根据存贮电路中触发器状态变化的特点，时序电路分为两大类：同步时序电路和异步时序电路。没有统一的时钟脉冲，触发器状态变化由各自的时钟脉冲信号或由输入信号决定。3.时序电路的分类a.同步时序电路所有触发器状态变化都在统一时钟脉冲到达时同时发生。b.异步时序电路(2)时序电路按输出信号的特点又可以分为米里〔Mealy〕型和摩尔(Moore)型时序电路两种。Mealy型时序逻辑电路的输出不仅取决于存贮电路的状态，还取决于输入变量的状态。a.Moore型电路Moore型时序逻辑电路的输出信号仅取决于存贮电路的状态。b.Mealy型电路4.时序电路的功能描述(1)逻辑方程式Z=F[X，Qn]Qn+1=G[W，Qn]W=H[X，Qn]状态表也称状态转移表，是用列表的方式来描述时序逻辑电路输出Z、次态Qn+1和外部输入X、现态Q之间的逻辑关系。(2)状态表(3)状态图用图形表示时序逻辑电路的状态转换关系。时序图即为时序电路的工作波形图，它以波形的形式描述时序电路内部状态Q、外部输出Z随输入信号X变化的规律。(4)时序图7.2基于触发器时序电路的分析时序逻辑电路中的根本单元是触发器。7.2.1分析方法1.时序电路分析流程图逻辑电路图驱动方程输出方程状态方程状态转换表状态转换图时序图逻辑功能2.分析的一般步骤(1)写出三个向量方程a.写驱动方程及时钟方程根据逻辑电路图，先写出各触发器的驱动方程。触发器的驱动方程是触发器输入端的逻辑函数式。由于异步时序电路的存贮电路结构与同步时序电路不同，异步时序电路需要另外写时钟方程。输出方程表达了电路的外部输出与触发器现态及外部输入之间的逻辑关系。b.求输出方程c.求状态方程将a中得到的驱动方程代入触发器的特性方程中，得出每个触发器的状态方程。状态方程反映了触发器次态与现态及外部输入之间的逻辑关系。(2)列出状态转换表，画出状态转换图及时序图三个向量方程能够完全描述时序电路的逻辑功能，但电路状态的转换过程不能直观地得到反映，因此常用状态转换真值表、状态转换图和时序波形图来表示电路的逻辑功能。(3)说明逻辑功能[例1]分析如下图时序电路的逻辑功能。7.2.2同步时序电路的分析1TC1CPFF0&1TC1FF1FF2Q01TC1&Q1Q21存贮电路局部是三个T触发器；1TC1CPFF0&1TC1FF1FF2Q01TC1&Q1Q21[解]这个电路的组合电路局部是两个与门。三个触发器由同一时钟CP控制，所以是同步时序电路。Z为外部输出；1TC1CPFF0&1TC1FF1FF2Q01TC1&Q1Q21(1)写三个状态方程a.驱动方程b.输出方程将驱动方程代入触发器的特性方程，得状态方程为c.求状态方程T触发器特性方程为(2)列状态转换表画出状态转换图a.状态转换真值表b.次态卡诺图c.状态转换图注：三个触发器共有八个状态000，001，···，111。由于本例中没有外部输入，所以X/Z斜线上方没有注字。000001010011111110101100Q0Q1Q2/0/0/0/0/0/0/1/0d.画出时序图(3)说明电路逻辑功能随着时钟信号的作用，状态转换的次序为二进制数递增规律，当输入八个时钟脉冲时，恢复到初态000，循环周期为8。该电路为同步八进制加法计数器。Z可以作为进位信号。1TC1CPFF0&1TC1FF1FF2Q01TC1&Q1Q21T触发器构成的计数器在结构上的特点：最低位触发器是来一个时钟脉冲，翻转一次；除最低位外，其余触发器只有在其所有低位触发器都为1时，才能接收计数脉冲而动作。本例中T0=1，T1=Q0，T2=Q0Q1；依次类推，假设由n个T触发器组成这样的计数器，第i位T触发器的控制端Ti的驱动方程为：Ti

=Q0Q1Q2···Qi-1

所构成的计数器为2n进制计数器。1TC1CPFF0&1TC1FF1FF2Q01TC1&Q1Q21在每一行不再单独列出触发器的现态和次态。态序表:态序表也是一种形式的状态转换真值表。在态序表中，以时钟脉冲作为状态转换顺序。首先根据某一现态S0，得到相应的次态S1再以S1为现态，得到新的次态S2。依次排列下去，直至进入到循环状态。态序表[例2]分析图示同步时序电路的逻辑功能。a.求输出方程和鼓励方程。[解]b.求状态方程c.列状态表，画状态图。(a)列状态表b.次态与输出卡诺图(c)状态图d.画波形图该电路是一个同步模4可逆计数器。X为加/减控制信号，Z为借位输出。e.逻辑功能分析从以上分析可以看出:(a)当外部输入X=0时，状态转移按00→01→10→11→00→…规律变化，实现模4加法计数器的功能；(b)当X=1时，状态转移按00→11→10→01→00→…规律变化，实现模4减法计数器的功能。[例3]分析图示同步时序电路的逻辑功能。Z2=Q2，Z1=Q1,Z0=Q0

①求输出方程和鼓励方程。[解]鼓励方程D2=Q1,D1=Q0输出方程②求状态方程③列状态表，画状态图。电路状态表状态图④画波形图从以上分析可以看出，该电路在CP脉冲作用下，把宽度为T的脉冲以三次分配给Q0、Q１和Q2各端，因此，该电路是一个脉冲分配器。⑤逻辑功能分析由状态图和波形图可以看出，该电路每经过三个时钟周期循环一次，并且该电路具有自启动能力。所谓电路的自起动能力，是指电路状态处在任意态时，能否经过假设干个CP脉冲后返回到主循环状态中。7.2.3异步时序电路的分析需要特别注意的是，在异步时序电路中，每个触发器的时钟端并不是一定接同一信号，而触发器翻转的必要条件是时钟端加适宜的CP信号。所以在异步时序电路分析应写出每一级的时钟方程。异步时序电路的分析方法与同步时序电路分析方法根本相同。[例4]分析如下图时序电路的逻辑功能。1J1KC1CP&FF0FF1FF2Q0Q1Q211J1KC11J1KC1111[解]〔1〕写方程1J1KC1CP&FF0FF1FF2Q0Q1Q211J1KC11J1KC1111a.驱动方程a.驱动方程：b.状态方程将驱动方程代入JKFF的特性方程得状态方程(CP0)(CP1)(CP2)(2)根据状态方程列出状态转换真值表Q0n+1、Q1n+1、Q2n+1分别在CP、Q0、CP脉冲下降沿〔用表示〕时成立。(3)列态序表(4)状态转换图Q0Q1Q2000001010011011(6)说明电路逻辑功能该电路为异步5进制加法计数器。CP(5)画波形图7.3基于触发器时序电路的设计7.3.1设计步骤逻辑电路图状态方程输出方程驱动方程选触发器状态分配状态转换表设计要求检查自启动状态转换图时序电路设计流程图目前还没有可遵循的固定程式来画状态图，对于较复杂的逻辑问题，一般需要经过逻辑抽象，先画出原始状态转换图。(1)画状态转换图在把文字描述的设计要求变成状态转换图时，必须搞清要设计的电路有几个输入变量，几个输出变量，有多少信息需要存储。对每个需要记忆的信息用一个状态来表示，从而确定电路需要多少个状态。(2)选择触发器，并进行状态分配a.选触发器类型和数量每个触发器有两个状态0和1，n个触发器能表示2n个状态。如果用N表示该时序电路的状态数，那么有:2n-1<N2nb.状态分配所谓状态分配是指对状态表中的每个状态S0、S1、···、S2n的编码方式。所选代码的位数与n相同。状态分配不同，所设计的时序电路的复杂程度也不同。然而，要得到最正确分配方案是很困难的。这首先是因为编码的方案太多，如果触发器的个数为n，实际状态数为M，那么一共有2n种不同代码。假设要将2n种代码分配到M个状态中去，并考虑到一些实际情况，有效的分配方案数为可见，当M增大时，N值将急剧增加，要寻找一个最正确方案很困难。假设选择S0=0000，S1=0001，···，无须进行状态分配。假设状态数N2n，多余状态可作为任意项处理。虽然人们已提出了许多算法，但也都还不成熟，因此在理论上这个问题还没解决。c.列状态转换表、画状态转换图根据状态分配的结果可以列出状态转换真值表，由状态转换真值表可以画出状态转换图。(3)写出三个向量方程a.求状态方程和输出方程由状态转换真值表，画出次态卡诺图，从次态卡诺图可求得状态方程。如设计要求的输出量不是触发器的输出Qi，还需写出输出Z与触发器的现态Qn相关的输出方程。b.写出驱动方程和时钟方程将a中得到状态方程与触发器的特性方程相比较，可求得驱动方程。对于异步时序逻辑电路还需写出时钟方程。(4)画逻辑电路图根据驱动方程和输出方程，可以画出基于触发器的逻辑电路图。(5)检查自启动同步时序电路中，时钟脉冲同时加到各触发器的时钟端，只需求出各触发器控制输入端的驱动方程。7.3.2同步时序电路的设计[例1]用下降沿触发的JK触发器设计同步8421BCD码的十进制加法计数器。[解](1)根据设计要求，作出状态转换图。依题意，十进制计数器需要用十个状态来表示。十个状态循环后回到初始状态。设这十个状态为S0、S1、S2、···、S9。画状态转换图。S0S1…S9(2)选择触发器的类型、个数以及进行状态分配a.选择所用触发器的类型和个数选择JK触发器。因为状态数N=10，所以触发器个数n=4。1010～1111六个状态可作为任意项处理。b.状态分配采用8421BCD码。有S0=0000，S1=0001，···，S9=1001状态转换真值表1234567891000000

00100100011010001010110011110001001CP0

00100100011010001010110011110000010000c.列出状态转换真值表00011110000111101001

001×

×

×

×

10

×

×000111100001111001010101×

×

×

×

00×

×(3)求出三个向量方程a.画次态卡诺图可得状态方程00011110000111100010101×

×

×

×

00×

×000111100001111000000010×

×

×

×

10×

×b.将以上触发器的状态方程与JK触发器特性方程比较，可得各触发器的驱动方程J1=Q3Q0，K1=Q0J0=1，K0=1J2=Q1Q0=K2J3=Q2Q1Q0，K3=Q0(4)由驱动方程画出逻辑电路图(5)检查电路的自起启能力。因此，可知该电路能够自启动。由次态卡诺图可以得到电路状态为1010～1111时的次态分别为：101010110100；110011010100；111011110000。(6)状态转换图[例2]试设计111序列检测电路。该电路有一个串行输入端X及一个串行输出端Z，当输入序列连续为三个1时，输出为1，在其它情况下输出为0。[解]由题意知，该电路的输出不仅取决于现态，且与输入有关，因此是Mealy型电路。(1)画状态转换图①原始状态转换图a.先确定电路应包含的状态个数。输入序列X：01110按照题意要求写出输入序列，然后根据输入和输出的关系写出输出序列，即:输出响应Z：00010状态：S0

S1

S2

S3

S0S3表示电路已经连续输入三个1以后的状态。S0表示电路的初态；S1表示电路已输入一个1以后的状态；S2表示已经连续输入两个1以后的状态；b.确定状态间的转换及输出。从初始态S0开始，电路可能的输入有X1=0，X1=1两种。(a)如X1=0，那么仍应维持在状态S0，如X1=1，那么它可能是需检测序列的第一个1，因而转向状态S1。(b)如第二个输入X2=0，那么应返回状态S0，如X2=1，那么可能是需检测序列的第二个1，电路由S1进入S2。(c)如第三个输入X3=0，那么它又不属于被检测序列，因此返回状态S0，如X3=1，那么应为检测序列，输出Z为1，同时进入状态S3。(d)如第四个输入X4=0，那么表示该次检测的序列已结束，返回初态S0，如X4=1，那么仍为应检测序列，仍维持状态S3。c.画出原始状态转换图d.由原始状态转换图得状态转换表。从实际问题中得到的状态转换表中可能包括多余状态，需要进行化简。即将等价的状态合并，从而得到简化的状态转换表(图)。所谓等价状态是指两个状态在相同的输入条件下有相同的输出，并且转换到相同的新状态。②状态简化两个等价状态对于任意的输入序列产生的输出序列相同，因此，它们在状态转换表中是重复的，可以合并为一个状态。因此S2和S3等价。在X=1时，S0和S1的次态分别是S1和S2，如果S1和S2等价，那么S0和S1等价，因此还需先考察S1和S2。根据状态表：a.对于S2和S3当X=0时，次态均为S0；当X=1时，输出均为1，次态均为S3；b.对于S0和S1由此得简化的状态表由于S1与S2在X=1时输出不同，因此，S0和S1不等价。S1和S2不等价；(2)选择所用触发器的类型、个数以及状态分配根据状态分配结果可以列出状态转换真值表。①这里选用下降沿触发的JK

FF。由于N=3，故n=2。②选S0=00，S1=01，S2=11，10作为任意态处理。状态转换表(3)写出三个向量方程①求状态方程及输出方程由状态转换真值表，画出次态卡诺图。因为JKFF的特性方程中含有Q1n及Q1n项，为了方便比较，在状态方程中至少应保存含有Q1n及Q1n的最小项各一项。注意：在Q1n+1次态卡诺图化简时，XQ1nQ0n项应该保存。②求出驱动方程每个状态方程分别与特性方程比较，可得FF1、FF0的驱动方程为：JK触发器特性方程为：(4)由驱动方程及输出方程画出逻辑电路图。X=0时，10的次态为00；(5)检查电路的自启动能力电路状态为10时，分别从和的卡诺图上相应方格得知：因此可知，电路具有自起动能力。X=1时，10的次态为11。7.3.3异步时序电路的设计[例3]试设计异步三位二进制(八进制)加法计数器。[解](1)根据设计要求，列出态序表。01234567000001010011100101110111CP(2)选择触发器的时钟信号a.由态序表画出波形图，由波形图可选择每一级触发器的时钟信号。工作波形图CPCP为下跳沿到达时翻转。因此根据FF0、FF1、FF2状态变化情况，可以选择：在选定时钟信号作用下，FF0、FF1、FF2均在各自的时钟信号下跳变时状态翻转，所以用下降沿触发的T`触发器组成三位二进制异步加法计数器电路最为简单。1TC1CPQ0Q1Q21TC111TC1(3)逻辑电路图CP关于时钟信号选择的两点补充说明：1.选择各触发器时钟信号CP0=CPCP2=CP、Q0、Q0CP1=CP、Q0如果在需要翻转时提供时钟信号沿，不需要翻转时就没有时钟沿。如果都选CP就成为同步计数器了。位数越高，时钟选择的对象就越多。一般说来，在满足翻转的前提下时钟脉冲越少越好。因为，没有时钟信号的情况状态是不可能翻转的，所以，这些状态均可视为无关项来处理，使电路简单。例如，选择时钟信号CP2=Q0，也能向FF2提供适宜的时钟边沿。不过送至FF2时钟信号的沿增加了一倍，在第2和第6个CP脉冲到来后，Q0均提供沿，此时为了使Q2n+1=Q2n，不能再用T'触发器，需要用其它类型的触发器，驱动方程会复杂一些。CP2.T'触发器实现加法计数器的构成规律(1)三位二进制加法计数器CP0=CP，CP1=Q0，CP2=Q1，选择触发器的时钟信号的标准是：需要触发器翻转时，必须有适宜的边沿；触发器不能翻转时，时钟信号的变化尽可能少。除了最低位的CP端应接计数脉冲CP外，高一位的CP端应接在相邻低位的Q端。CP0=CP，CPi=Qi-1(0<i

n)各触发器之间前浪推后浪地逐位翻转，因此，这类计数器常称为行波计数器。(2)n位二进制加法计数器即：7.4集成计数器计数器的功能：记数(累计输入脉冲个数)、分频、定时等；计数器是数字系统中使用最广泛的时序部件。几乎不存在没有计数器的系统。1.计数器的分类(1)按进位模数来分所谓进位模数，就是计数器所经历的独立状态总数，即进位制的数。b.非模2计数器：进位模数非2n,用得较多的如十进制计数器。a.模2计数器：进位模数为2n的计数器均称为模2计数器。其中n为触发器级数。b.异步计数器：计数脉冲并不引至所有触发器的CP端，触发器不是同时动作。(2)按计数脉冲输入方式分a.同步计数器：计数脉冲引至所有触发器的CP端，使应翻转的触发器同时翻转。c.双向计数器：又称可逆计数器，计数规律可按递增规律，也可按递减规律，由控制端决定。(3)按计数增减趋势分a.递增计数器：每来一个计数脉冲，触发器组成的状态就按二进制代码规律增加。这种计数器又称加法计数器。b.递减计数器：每来一个计数脉冲，触发器组成的状态，按二进制代码规律减少。又称为减法计数器。b.中规模集成计数器：是计数功能比较完善，并能进行功能扩展的逻辑部件。(4)按电路集成度分a.小规模集成计数器：由假设干个集成触发器和门电路，经外部连线，构成具有计数功能的逻辑电路。2.几种中规模集成计数器7.4.1异步集成计数器(1)74293逻辑电路图1.异步二进制计数器74293(a)电路(b)

符号图74293设有两个复位端R01和R02，当其全为1时，计数器异步清零。74293是二-八-十六进制异步二进制加法计数器。FF1、FF2和FF3组成三位行波计数器。FF0为一位二进制计数器。将FF0与FF1~FF3单独使用，可组成二进制和八进制计数器。将FF0与FF1~FF3级联使用，可组成十六进制计数器。(2)74293的工作原理①当CP仅送入CP0，由Q0输出，电路为二进制计数器；②当CP仅送入CP1，由Q3Q2Q1输出，电路为八进制计数器；③当CP送入CP0，而CP1与Q0相连时，电路为十六进制计数器。置0FF0计数FF0计数FF1～FF3计数FF1～FF3计数××11↓

0×0↓

00×0↓×00↓0×工作状态CP1R01R02CP0(3)74293的功能表(1)74290逻辑电路图2.异步2-5-10进制计数器74290异步清0端R01、R02和异步置9端S91、S92均为高电平有效。内部包含两个独立的下降沿触发的计数器，即模2(二进制)和模5(五进制)计数器；逻辑符号结构框图(2)74290功能表R01、R02为异步清0端，S91、S92为异步置9端。当R01R02=1，S91S92=0时，输出异步清0；当S91S92=1时，无论时钟和清0信号R01、R02如何，输出异步置9。74LS290构成十进制计数器的两种接法图(b)是5421BCD码接法，由QA、QD、QC、QB输出5421BCD码，最高位QＡ作进位输出。图(a)是8421BCD码接法，由QD、QC、QB、QA输出8421BCD码，最高位QD作进位输出。7.4.2同步集成计数器1.同步二进制计数器74161EPQ0Q1Q2Q374161CPETD0D1D2D3COLDCR74161是模24(四位二进制)同步计数器，具有计数、保持、预置、清0功能。(1)74161符号图EPQ0Q1Q2Q374161CPETD0D1D2D3COLDCRQ3、Q2、Q1、Q0是计数输出端。CO是进位输出信号；EP、ET是使能控制端。D0

D1

D2

D3是数据输入端。CP为计数脉冲输入端，上升沿有效。LD同步置数端。CR是异步清零端。(2)74161功能EPQ0Q1Q2Q374161CPETD0D1D2D3COLDCRa.异步清零当CR=0时，可以使计数器立即清零。b.同步预置使能控制信号EP、ET的状态不影响置数操作。当CR=1，数据输入D0D1D2D3=ABCD，LD=0，在时钟信号CP的上升沿到来时，完成置数操作，使Q3Q2Q1Q0=DCBA。EPQ0Q1Q2Q374161CPETD0D1D2D3COLDCRc.保持当CR=LD=1，使能控制信号EP·ET=0时，计数器各Q端的状态保持不变。d.计数当CR=LD=1，EP=ET=1时，在时钟脉冲CP的上升沿到来时，计数器进行计数。Q端的状态按自然态序变化。进位输出信号CO=Q3Q2Q1Q0ET，当Q3~Q0及ET均为1时，CO=1，产生正进位脉冲。清0预置数保持保持计数×0×××↑10×××110××11×0↑1111工作状态(3)74161功能表ETPQ0Q1Q2Q374161CPETTD0D1D2D3COLDCRETPQ0Q1Q2Q374160CPETTD0D1D2D3COLDCR计数器74160，各输入、输出端子功能、功能表及符号与74161相同。与74161不同的是74160为十进制计数器，它的进位输出方程为CO=Q3Q0ET计数器741602.同步二进制计数器74163ETQ0Q1Q2Q374163CPEPD0D1D2D3COLDCR(1)74163符号图与功能表74163是全同步式四位二进制加法计数器。清0预置数保持保持计数

↑0×××↑10×××110××11×0↑1111工作状态其余端子功能与74161完全相同。(2)74163功能表ETQ0Q1Q2Q374163CPEPD0D1D2D3COLDCRCR为同步清零端。由表可知表：74162与74163唯一不同之处是74162为十进制加法计数器。其功能表、符号图与74163完全相同。ETQ0Q1Q2Q374162CPEPD0D1D2D3COLDCR全同步式集成计数器741623.同步可逆集成计数器7419374193是双时钟输入四位二进制同步可逆计数器。(1)74193符号图CPUQ0Q1Q2Q374193CPDD0D1D2D3BOCOCRLDCPUQ0Q1Q2Q374193CPDD0D1D2D3BOCOCRLDCPU是加法计数时钟信号；CPD是减法计数时钟信号；CR是置零信号;LD是送数控制信号;CO是加法进位信号;BO为减法借位信号。CPUQ0Q1Q2Q374193CPDD0D1D2D3BOCOCRLD(2)74193主要功能a.当CR=0，CPD=1时，时钟信号应引入CPU，计数器作加法计数。当计数器输出1111状态，且CPU为低电平时，输出一个负脉冲；加法计数进位输出:CPUQ0Q1Q2Q374193CPDD0D1D2D3BOCOCRLD减法计数借位输出:b.当CR=0，CPU=1时，时钟信号应引入CPD，74193作减法计数。当计数器输出0000状态，且CPD为低电平时，输出一个负脉冲信号。CPUQ0Q1Q2Q374193CPDD0D1D2D3BOCOCRLDc.异步送数送数与CP无关。Q3Q2Q1Q0=D3D2D1D0d.当CR=1时，计数器立即清零，与其它输入端的状态无关，是异步清零。当LD=0时,将D3D2D1D0立即置入计数器中，使清0预置数加法计数减法计数××1×××00↑1011↑01工作状态CPDCRCPUCPUQ0Q1Q2Q374193CPDD0D1D2D3BOCOCRLD(3)74193功能表4.多片集成计数器的级联方法——74LS161的级联方法最常用的级联方法将各片的CP端相连，并将低位片的CO端与高位片的ET和EP端相连。片I在CP作用下进行正常计数，当它计到1111时，片I的CO变到1，使片II的ET和EP端为1，这样，片II在下一个CP到来时才能进行“加1〞计数。7.4.3任意进制计数器构成目前市售集成计数器产品，在计数体制方面，只做成应用较广的十进制、十六进制、7位二进制、12位二进制、14位二进制等几种产品。在需要其它任意进制计数器时，只能在现有中规模集成计数器根底上，经过外电路的不同连接来实现。现以M表示已有中规模集成计数器的进制，以N表示待实现计数器的进制。假设M>N，只需一片集成计数器，如果M<N，那么需多片集成计数器实现。1.控制端异步操作(1)反响清0法对于具有异步清零输入的计数器，只要在清零输入端参加清零信号，计数器的输出立即变为0态。把控制端异步作用(如异步清零、异步置数立即作用，与CP无关)称为异步操作。集成计数器的清零输入端有同步和异步清零之分。清零信号一般由计数器输出Q3Q2Q1Q0译码得到。用反响清零法设计N进制的具体步骤如下：对满足2i进制的集成计数器，Sn状态应取二进制编码，对十进制集成计数器，Sn状态应取8421BCD码。②求反响逻辑——是指Sn状态编码中值为1的各Q之“与”。F=控制端高有效控制端低有效①写出N进制计数器Sn状态的编码③画逻辑图c.考虑CP信号的连接，对于M<N的情况还应考虑级间进位信号的连接。a.按反响逻辑画出控制回路。b.将其它控制端按计数功能的要求接到规定电平。画逻辑图应该注意以下几点：[例1]用74LS293构成十进制计数器。(1)令CP0=CP，CP1=Q0，把计数器接成M=16。[解]74LS293是一个2-8-16异步计数器。由于M>N(=10)，所以用一片74LS293，再加反响逻辑即可构成。(2)写出N进制计数器Sn状态的二进制编码N=10，Sn=1010(4)画逻辑图CP0Q0Q1Q2Q3R01R0274293CP1Q0Q1Q2Q3CPF=R01R02=Q3Q1(3)求反响逻辑(5)波形图(2)1010是瞬态，其持续时间仅为一级与非门和一级触发器的延迟，非常短暂，故不将其作为计数循环的有效状态，列计数态序表，画状态图和工作波形图时，不将其列入。由图可见(1)计数器的循环状态为0000~1001十种状态，每一种状态持续时间为一个CP周期。[例2]用74LS290设计六进制计数器，画出状态循环图。(4)画逻辑图和状态图。[解]74LS290为二-五-十进制计数器，实现六进制计数器(1)将74LS290转为10进制(CP0=CP，CP1=Q0)。(2)N=6，Sn=0110。(3)F=R01R02=Q2Q1(a)逻辑图(b)状态图[例4]用74LS290构成60分频电路。本例可按六十进制计数器设计，而仅由最高位Q端输出。[解]分频电路与计数电路的区别：计数电路将所有Q状态作为一组代码输出；分频电路一般仅有一个输出端〔由某一Q端输出或假设干Q端的组合〕，作为与CP成某种特定关系的脉冲序列。因为单片74LS290所能实现的最大计数模数M=10，要构成N=60进制计数器，需2片74LS290。而且Sn状态只能用8421BCD码，而不能用二进制码。①N=60，Sn=01100000；=Q6Q5

=③画逻辑图②F=RO1RO2(2)反响置数法对于具有异步置数输入的集成计数器，在计数过程中，不管计数器处于何种状态，只要在其置数输入端参加置数控制信号，计数器立即将由数据输入(D3D2D1D0)决定的状态(记为S0)置于计数器中，置数控制信号随之消失，计数器由S0开始重新计数。反响置数法仅适用于具有置数输入的集成计数器，也有同步置数与异步置数之分。置数控制信号将由计数器的输出得到。[例5]试用74LS193设计十进制加法计数器，设计数器的起始状态为0011。③画逻辑图CPUQ0Q1Q2Q374193CPDD0D1D2D3BOCOCRLDQ0Q1Q2Q3&CP01[解]①写出N进制计数器Sn状态的二进制编码Sn=S0+(N)B=0011+1010=1101

②求反响逻辑2.控制端同步操作在计数过程中，不管计数器处于哪种状态，只要在控制(清零或置数)端参加有效的控制信号，待CP有效沿到来时，使计数器清零或置数。这种控制方式为同步操作。计数器在S0~SN-1共N个状态中工作，当计数器进入SN-1状态时，利用SN-1状态译码产生清零或置数信号并反响到同步清零或置数端，要等下一拍时钟来到时，才完成清零或置数动作，使计数器返回S0。同步清零或置数没有过渡状态。[例6]用74LS161和74163分别设计一个十进制加法计数器，要求初始状态为0000。Sn-1=S0+(N-1)B=0000+1001=1001

②求反响逻辑[解]①写出N进制计数器Sn-1状态的二进制编码③画逻辑图CTPQ0Q1Q2Q374163CPCTTD0D1D2D3LDCR1CPCO1&Q0Q1Q2Q3同步置0法CTPQ0Q1Q2Q374161CPCTTD0D1D2D3LDCR1CPCO1&Q0Q1Q2Q3同步预置法利用进位输出信号CO实现反响置数当计数器由S0=0开始计数，CO端有进位信号输出时，集成计数器一定实现了自身的M进制，其末态Sn-1=M-1。对于待实现的计数器N，其初态S0=M-N。[例7]试用74160的CO端反响，实现6进制计数器。②画逻辑图[解]①求预置数S0=[10-6]BCD=0100由于预置数0100是计数循环中的最小数，这种设计方法也称为置最小数法。CPQ0Q1Q2Q374160D0D1D2D3COCRLDQ0Q1Q2Q31CP01同步操作和异步操作的比较:b.在同步操作条件下，无论是同步清零法还是同步置数法，均用Sn-1状态反响，无瞬态，Sn-1为有效计数状态。a.在异步操作条件下，无论是异步清零法，还是异步置数法，均用Sn状态反响，且Sn状态为瞬态；一般选用同步操作实现反响控制构成的N进制计数器，可靠性较高。7.5移位存放器存放器按逻辑功能可分为并行存放器、串行存放器及串并行存放器。7.5.1移位存放器移位存放器既具有存放数码的功能，还具有将数码移位的功能。串行及串并行存放器有移位功能，通常称为移位存放器。在移位操作时，每来一个CP脉冲，存放器里存放的数码依次向左或向右移动一位。并行输入，串行输出。移位存放器按移位方式可分为单向移位存放器和双向移位存放器。单向移位存放器具有左移或右移功能。双向移位存放器那么兼有左移和右移的功能。移位存放器的工作方式主要有：串行输入，并行输出；串行输入，串行输出；并行输入，并行输出；1.8位单向移位存放器7416474164是一个串行输入、并行输出的八位单向移位存放器。Q7Q6Q5

Q4

Q3

Q2

Q1Q0DSADSBCPCR74164(1)74164符号图DSA、DSB是串行数据输入端;D0=DSADSB

串行输入数据Q7~Q0并行数据输出端。CR是异步清0端；0××1↑01↑1Q0Q1……Q70

0

……00

Q0……Q61

Q0……Q6(2)74164功能表Q7Q6Q5

Q4

Q3

Q2

Q1Q0DSADSBCPCR74164D0=DSADSB

2.4位双向移位存放器74194(1)74194符号图D0~D3为并行数据输入端Q0~Q3为并行数据输出端DSL是数据左移输入端M1、M0为工作方式控制端DSR是数据右移输入端CR为异步置零输入端D3D2D1D0CRM0M1DSRDSLQ3Q2Q1Q074194D3D2D1D0CRM0M1DSRDSLQ3Q2Q1Q0(2)74194功能表7.5.2.移位存放器的应用1.环形存放器b.工作波形图DSRQ0Q1Q2Q374194CRCPD0D1D2D3M1M0CP111000CP123456a.四位环型计数器逻辑电路c.状态转换图000110000100001010011100011000111011110111100111无效循环有效循环Q0Q1Q2Q3电路不能够自启动，一般在启动时，需要在M1端加置初态脉冲。01000010000011112.扭环形计数器a.4位扭环形计数器逻辑电路DSRQ0Q1Q2Q374194CRCPM1M0CP011CP123456789b.工作波形图n位扭环形存放器可以构成2n进制计数器。Q0Q1Q2Q301001010110110010010011010110101无效循环00010000100000110111110011101111有效循环c.状态转换图7.6基于MSI时序逻辑电路的分析7.6.1分析步骤功能块时序逻辑电路分析流程图划分功能块分析各块功能逻辑电路图分析整体功能7.6.2分析举例[例1]分析图示电路的逻辑功能。设输出逻辑变量R、Y、G分别为红、黄和绿灯的控制信号，时钟脉冲CP的周期为10s。Ⅰ计数器，Ⅱ译码器，Ⅲ门电路。[解](1)将电路按功能划分成3个功能块电路。(2)分析各功能块电路的逻辑功能①块是一片74LS161,构成了一个8进制计数器。②块Ⅱ是由一片3-8译码器构成的数据分配器。③块Ⅲ3个门电路构成输出译码电路。(3)分析总体逻辑功能在CP作用下，计数器循环计数，输出信号R持续30s，Y持续10s，G持续30s，Y持续10s，周而复始。分析结果：电路为交通灯控制电路。[例2]分析图示电路的逻辑功能。Ⅰ是比较器；II是门级组合电路；Ⅲ是双向计数器。[解](1)将电路按功能划分成3个功能块电路(2)分析各功能块电路的逻辑功能①Ⅰ是4位二进制比较器。输入数字量DA与标准值DB比较。②II是时钟输入控制电路。假设YA<B=0，计数器可以进行加法计数；假设YA<B=1，计数器可以进行减法计数。假设YA=B=1，CP被封锁，计数器停止计数。③双时钟双向计数器74193进行可逆计数。(3)分析逻辑电路的总体逻辑功能电路工作原理：a.在CR作用下，计数器起始状态为0000。假设DA=DB，那么YA=B=1，时钟信号被封锁，计数器处于保持状态。b.当CP到来时，假设YA<B=0，计数器加1；假设DA<DB，那么YA<B=1，计数器减1；分析结果：该电路是数字误差检测电路。可以在规定的时间内，检测输入二进制数码与标准值的正负误差是否在规定的范围内。假设从计数器清零开始到7个CP过后，一直有DA>DB，那么输出Q3Q2Q1Q0为0111，反之，假设一直有DA<DB，那么输出为1