福师18年2月课程考试《EDA技术》作业考核答案

▆ ■■■■■■■■■■■■aa括其他的阻福建师范大学网络与继续教育学院 1．语句{3{a意义是： 点aa括其他的阻《E术（开卷）姓名：专业：学号：学习中心：第一题：填空题（每题分，共3分）

第二题：简答题（每题分，共2分）1.什么是I复用技术?对E术的应用和发展有什么意义?答：I可重复使用的一种功能设计，可节省设计时间、缩短开发周期，避免重复劳动为大规模S计提供开发基础、和开发平台。I核具有规范的接议，良好移植与可测试性，为系开发提供靠的保证。

4.阻塞赋值和非阻塞赋值有什么本质的区别?答：、阻塞赋值阻塞赋值用等（表示为什么称这种赋值为阻塞赋值呢？因为在赋值时先计算R分的值，这是赋值语句不允许任何别的Verog的干扰，直到现行的赋值完成时刻，即把R值给L时刻，它才允1.ED术的发展分为CDCE___E__ 2.基于FPGA统没计流程包括哪些步骤? 许别的赋值语句的执行。答：1.计输入，用一定的逻辑表达手段表达出来。2.E设计输入主要包括文本输入、图形输入、波形输入。 2逻辑综合将用一定的逻辑表达手段表达出来的设计经过一系列的操作，

一般可综合的赋值操作在R能设定延（即使是延时也不允许。从理论上讲，它与后面的赋值语句只有概念上的先后，而无实质的延迟。3.当前最流行的并成为IEE准的硬件描述语言包括： 分解成一系逻辑电路应关系（电分解。 若在R加延迟，则在延迟时间会阻止赋值语句的执行，延迟后才进行3目标器件的适配，在选用的目标器件中建立这些基本逻辑电路的对应关__VHDL__VerilogHDL 系（逻辑实现。

赋值，这种赋值语句是不可综合的，在需要综合的模块设计中不可使用这种风格的代码。4.有三种端口类型分别是物理端口、逻辑端口和自定义端口。4目标器件的编程下载将前面的软件设计经过编程变成具体的设计系统（物理实现。

所谓阻塞的概念是指在同一个alw其后面的赋值语句从概念上是在句赋值句结束之后再开值的。5.输入和双向端口不能声明为 寄存器型。 5仿真硬件测试验证所设计的系统是否符合要求同时再设计过程中 、非阻塞赋值要进行有关“仿真模拟有设计结，验证否与设计构想相。6.在常量表达示中，二进制是用B字母表示，八进制是用 O母表

非阻塞赋值用小于等于号（<）表示。为什么称这种赋值为非阻塞赋值呢？因为在赋值开始时计算R达式赋值操作时刻结束时更新LS示，十六进制是用 H母表示。 3.说明GOL有什么特点它怎样实现可编程组合电路和时序电路?在计算非阻塞赋值的R达式和更新L间，其他的Verg7.宽度为位的变量称为标量在量声明中指定位，

答：输出逻辑宏单元（OutputLogicMa构ell,包OLMC),塞赋值语句都可能计算RHS达式和更新L非阻塞赋器件在组合和时序逻的可编程或重构性能都成为可能。值允许其他的Ver时进行操作。非阻塞赋值可以看作两个步骤则默认为标量。线宽大于1位的变量包括net和varileGAL器件，它包含了个逻辑宏单元OLMC一个OL实现 的过程（）在赋值开始时，计算非阻塞赋值R达式（）在赋值结时序电路可编程，而其左侧的电路结构是与阵列可编程的组合逻辑可编程向量。 结构GLOL元设有多种组态可配置成专用组合输出专用输入、

束时，更新非阻塞赋值L达式。非阻塞赋值操作只能用于对寄存器类型变量进行赋值，因此只能用在8.表达式：8`h55&ha，表达式：8`h55为多少 0

&的8`h组合输出双向口、寄存器输出、寄存器输出双向口等，为逻辑电路设计提供了极大的灵活性。出逻辑宏单元OL含有4个多路选择器，通过不同的选择方式可以产生多种输出结构，分别属于种模式，一

“ini“always过程块中，而非阻塞赋值不允许用于连续。．语句▆

旦确定了某种模式所有的OL将工作在同一种模式下下图为其中一out=sel?inl:in0;输出选择i1in。种输出模式对应的结构。EDA技术》 卷共2页（第1） 选择答写选答题区，各在案域内作答超黑框域的答无效！

第三题：程序分析题（每题1分，共3分）1.分析程序并画出逻辑电路图及逻辑表达式： ▆▆smoduleAOI(A,B,C,D,F); endmoduleinputA,B,C,D;soutputF;wireA,B,C,D,F;assignF=~((A&B)|(~(C&D)));endmodule

modulecount(out,data,load,reset,clk);inputload,clk,reset;input[7:0] data;output[7:0] out;reg[7:0] out;always@ (posedgeclk)上升沿//clkbeginmoduleAOI(A,D,F);列表/，，F)inputA,B,C,D;块的输入端口为，，D

if(!reset)/同步清ut<=8'h00;elseif(load) out<=data;else out<=out+1;outputF; 模块的输出端口为F// endwireA,B,C,D,F;的数据类型// endmoduleassign F=~((C&D));//endmodule第四题：设计题（每题2分，共2分）用Verilog计DL4138码器电路。//74LS138ilog码HDL仿真结果见图moduledecoder38(E1,E2,E3,A,B,C,Y0,Y1,Y2,Y3,Y4,Y5,Y6,Y7);input E1,E2,E3;能输入端（74LS138输入）input A,B,C; 输入 //2.详细分析下面程序功能： outputwireY0,Y1,Y2,Y3,Y4,Y输出Y6,Y7; //modulecount(out,data,load,reset,clk);inputload,clk,reset;input[7:0] data; assignY0=((E1&!E2&!E3)==1'b1)?!(!A&!B&!C):1'bz;output[7:0] out; assignY1=((E1&!E2&!E3)==1'b1)?!(!A&!B& C):1'bz;reg[7:0] out; assignY2=((E1&!E2&!E3)==1'b1)?!(!A& B&!C):1'bz;always@ (posedgeclk)beginif(!reset)

assignY3=((E1&!E2&!E3)out<=8'h00a;signY4=((E1&!E2&!E3)

==1'b1)==1'b1)

?!(!A& B& C):1'bz;?!(A&!B&!C):1'bz;elseif(load)else

out<=data;out<=out+1;

assignY5=((E1&!E2&!E3)assignY6=((E1&!E2&!E3)

==1'b1)==1'b1)

?!(A&!B& C):1'bz;?!(A& B&!C):1'bz;endendmodule

assignY7=((E1&!E