第六章集成逻辑门和组合逻辑电路

第六章集成逻辑门和组合逻辑电路第一页，共一百三十三页，编辑于2023年，星期五模拟信号：随时间连续变化的信号基础知识电子电路分为模拟电路和数字电路两大类处理模拟信号的电路称为模拟电路。如整流电路、放大电路等，主要研究的是输入和输出信号间的数量关系。在模拟电路中，三极管通常工作在放大区。正弦波信号ut三角波信号tu第二页，共一百三十三页，编辑于2023年，星期五数字信号（脉冲信号）：是一种随时间发生跃变，并且持续时间短暂的信号。处理数字信号的电路称为数字电路。如各种门电路，计数器等。主要研究的是输入和输出信号之间的逻辑关系。常见的脉冲信号有：方波、尖顶波、梯形波等。方波信号tutu尖顶波信号在数字电路中，晶体管一般工作在截止区和饱和区，起开关作用。第三页，共一百三十三页，编辑于2023年，星期五6.1数制和码制6.1.1数制常用的数制包括十进制数(decimal)，二进制数(binary)，八进制数(octal)和十六进制数（hexadecimal）。数是用来表示物理量多少的。常用多位数表示。通常，把数的组成和由低位向高位进位的规则称为数制。在数字系统中，由于常见的开关器件（二极管、三极管等）通常具有两种不同状态，可方便的表示二进制数，所以数字电路中常用二进制数第四页，共一百三十三页，编辑于2023年，星期五所谓位置记数法就是同一个数码(或符号)处于不同的位置其表示的数值不同。符号(symbol)，基数(Radix，Base)和权(Weight)是位置记数法的三个要素位置记数法(Positionalnotation)(进位计数制)的几个概念：如10进制数999.99009090.9第五页，共一百三十三页，编辑于2023年，星期五权：10i，i与符号所处的位有关符号(码)：0、1、2、3、4、5、6、7、8、91.十进制数(Decimal)基数：10，逢十进一任意一个具有n位整数和m位小数的十进制数可以写成：多项式表示法(Polynomialnotation)第六页，共一百三十三页，编辑于2023年，星期五权：2i，i与符号所处的位有关符号(码)：0、12.二进制数(Binary)基数：2，逢二进一任意一个具有n位整数和m位小数的二进制数可以写成：多项式表示法(Polynomialnotation)第七页，共一百三十三页，编辑于2023年，星期五权：8i，i与符号所处的位有关符号(码)：0、1、2、3、4、5、6、73.八进制数(Octal)基数：8，逢八进一任意一个具有n位整数和m位小数的八进制数可以写成：多项式表示法(Polynomialnotation)第八页，共一百三十三页，编辑于2023年，星期五权：16i，i与符号所处的位有关符号(码)：0,1,2,3,4,5,6,7,8,9,A,B,C,D,E,F4.十六进制数(Hexadecimal)基数：16，逢十六进一任意一个具有n位整数和m位小数的十六进制数可以写成：多项式表示法(Polynomialnotation)第九页，共一百三十三页，编辑于2023年，星期五5.数制间的转换多项式法适合于将非十进制数转换为十进制数，只需将非十进制数按权展开相加即可(1)多项式法第十页，共一百三十三页，编辑于2023年，星期五基数乘除法适合于将十进制数转换为非十进制数(2)基数乘除法如：把一个具有n位整数和m位小数的十进制数转换为具有k位整数和i位小数的2进制数：由整数部分相等有：由小数部分相等有：第十一页，共一百三十三页，编辑于2023年，星期五①整数部分转换(除基取余法)商余数25212余数1b0260b1230b2211b3201b4LSB(LeastSignificantBit)MSB(MostSignificantBit)第十二页，共一百三十三页，编辑于2023年，星期五②小数部分的转换(乘基取整法)小数整数0.625取整LSBMSB21.25010.2520.5000.5021.001第十三页，共一百三十三页，编辑于2023年，星期五(3)基数为2i的进制数之间的转换(1011010.11101)B=(01011010.11101000)BA5E8=(5A.E8)H(457.23)O=(100101111.010011)B第十四页，共一百三十三页，编辑于2023年，星期五6.1.2码制编码：是指用文字、符号、数码等表示某种信息的过程。编码过程中应遵循的规则称为码制数字系统中处理、存储、传输的都是二进制代码0和1，因而对于来自于数字系统外部的输入信息，例如十进制数0～9或字符A～Z，a～z等，必须用二进制代码0和1表示。二进制编码：给每个外部信息按一定规律赋予二进制代码的过程。或者说，用二进制代码表示有关对象（信号）的过程。第十五页，共一百三十三页，编辑于2023年，星期五1.二—十进制码（BCD码）二—十进编码是用四位二进制代码表示一位十进制数的编码方法，称为二进制数编码的十进制数（BinaryCodedDecimal，BCD）BCD码的本质是十进制数，但用二进制代码表示。四位二进制代码有十六种组合，从十六种组合中任取其中的十种，并按不同的次序排列，则可得到多种不同的BCD码。第十六页，共一百三十三页，编辑于2023年，星期五十进制数有权码无权码842154212421(A)2421(B)余3码格雷码0000000000000000000110000100010001000100010100000120010001000100010010100113001100110011001101100010401000100010001000111011050101100001011011100001116011010010110110010010101701111010011111011010010081000101111101110101111009100111001111111111001101常用的几种BCD码(1)有权码有权码的每一位都有固定的权重8421BCD码：

四位二进制码的前十个码。多位十进制数，需用多位BCD码表示例如(369)D=(001101101001)8421BCD2421和5421码也是常用的BCD码第十七页，共一百三十三页，编辑于2023年，星期五十进制数有权码无权码842154212421(A)2421(B)余3码格雷码0000000000000000000110000100010001000100010100000120010001000100010010100113001100110011001101100010401000100010001000111011050101100001011011100001116011010010110110010010101701111010011111011010010081000101111101110101111009100111001111111111001101常用的几种BCD码(2)无权码无权码的每一位没有固定的权重余3码是常用的无权码，它比对应的8421码多3第十八页，共一百三十三页，编辑于2023年，星期五2.其它常用的代码(1)格雷(Gray)码(也称循环码）四位格雷码二进制码格雷码00000000000100010010001100110010010001100101011101100101011101001000110010011101101011111011111011001010110110111110100111111000格雷码不仅用在BCD码中，也用在其它需要编码的场合，因此出现了3位，4位，5位等位数不同的格雷码格雷码的特点是相邻两组编码只有一位状态不同。01110110010000001000用格雷码表示的数在递增或递减过程中不易出错，可靠性较高第十九页，共一百三十三页，编辑于2023年，星期五四位格雷码二进制码格雷码00000000000100010010001100110010010001100101011101100101011101001000110010011101101011111011111011001010110110111110100111111000以中间为对称的两组代码只有最左边一位不同例如0和15，1和14，2和13等。这称为反射性。格雷码又称作反射码具有反射性具有循环性每一位代码从上到下是以固定的周期进行循环的。右起第一位的循环周期是“0110”，第二位的循环周期是“00111100”，第三位的循环周期是“0000111111110000”第二十页，共一百三十三页，编辑于2023年，星期五四位格雷码二进制码格雷码00000000000100010010001100110010010001100101011101100101011101001000110010011101101011111011111011001010110110111110100111111000二进制码与格雷码的关系①已知二进制码求其对应的格雷码求二进制码1110对应的格雷码111010001②已知格雷码求其对应的二进制码求格雷码1001对应的二进制码10011110第二十一页，共一百三十三页，编辑于2023年，星期五(2)奇偶校验码(ParityCheckCodes)十进制数奇校验8421BCD偶校验8421BCD信息位校验位信息位校验位00000100000100010000112001000010130011100110401000010015010110101060110101100701110011118100001000191001110010能发现奇数个代码位同时出错第二十二页，共一百三十三页，编辑于2023年，星期五UmUm：脉冲幅度tr：脉冲前沿tf：脉冲后沿tP:脉冲宽度T：脉冲周期tr0.1Um0.9Um0.5UmtftpTf：脉冲频率占空比：6.2脉冲波形及其主要参数正脉冲0V3V0V3V负脉冲0V3V0V3V第二十三页，共一百三十三页，编辑于2023年，星期五三极管的开关特性饱和截止3V0VuO

0相当于开关断开相当于开关闭合uOUCC+UCCuiRBRCuOTuO+UCCRCECuO+UCCRCEC第二十四页，共一百三十三页，编辑于2023年，星期五门电路的基本概念6.3逻辑门电路1.基本逻辑关系

逻辑事件：具有两种相互对立结果的事件称为逻辑事件，如“教室里的电灯是不是亮着?”

逻辑变量：表示逻辑事件的变量称为逻辑变量，如用A表示“教室里的电灯是不是亮着?”

逻辑变量的值：逻辑变量的取值只有“真（T）”、“假（F）”两种状态，在数字电路中一般用“1”和“0”表示。第二十五页，共一百三十三页，编辑于2023年，星期五

基本逻辑函数关系有“与”、“或”、“非”三种。逻辑变量之间的因果关系称为逻辑关系，如“教室里的电灯是不是亮着？”这个逻辑事件的结果取决于“是否有电？”和“开关是否接通？”这两个逻辑事件的结果。逻辑关系(逻辑函数）：用F表示“教室里的电灯是不是亮着？”用A表示“是否有电？”用B表示“开关是否接通？”F=f(A,B)则F是A与B的逻辑函数第二十六页，共一百三十三页，编辑于2023年，星期五ABF状态表000010100111“与”逻辑关系是指当决定某事件的条件全部都具备时，该事件才发生。设：开关闭合、灯亮用逻辑“1”表示。开关断开、灯灭用逻辑“0”表示，F=A·B=AB逻辑式：EABF6.3.1与门电路第二十七页，共一百三十三页，编辑于2023年，星期五二极管“与”门电路

1.电路2.工作原理输入A、B、C全为“1”3V0V3V3V3V3V+U

12VRDADCABFDBC如：VA=0V、VB=3V、VC=3V输入A、B、C不全为“1”则：DA优先导通;DB、DC截止VF≈0VF=“0”设VA=3V、VB=3V、VC=3V则：DA、DB、DC全导通VF≈3V

F=“1”

第二十八页，共一百三十三页，编辑于2023年，星期五“与”门逻辑符号与门逻辑状态表ABCF0000001001000110100010101001111F=ABC&ABCF“与”门逻辑关系式有“0”出“0”，全“1”出“1”第二十九页，共一百三十三页，编辑于2023年，星期五EABFABF状态表000011101111“或”逻辑关系是指当决定某事件的条件之一具备时，该事件就发生。F=A+B逻辑式：6.3.2或门电路第三十页，共一百三十三页，编辑于2023年，星期五二极管“或”门电路1.电路0V3V0VU

12VRDADCABFDBC2.工作原理输入A、B、C全为“0”如：VA=3V、VB=0V、VC=0V输入A、B、C不全为“0”则：DA优先导通;DB、DC截止VF≈3VF=“1”设VA=0V、VB=0V、VC=0V则：DA、DB、DC全导通VF≈0V

F=“0”

0V0V0V第三十一页，共一百三十三页，编辑于2023年，星期五“或”门逻辑符号F=A+B+C或门逻辑状态表ABCF0000001101010111100110111011111≥1ABCF“或”门逻辑关系式有“1”出“1”，全“0”出“0”第三十二页，共一百三十三页，编辑于2023年，星期五ERFA状态表AF011

0“非”逻辑关系是否定或相反的意思。逻辑式：6.3.3非门电路第三十三页，共一百三十三页，编辑于2023年，星期五三极管“非”门电路0V1.电路逻辑符号1AF+UCCUBBARKRBRCFT设：A=“0”,VA=0V，T截止VF≈+UCC,F=“1”设：A=“1”,VA=3V，T饱和VF≈0V,F=“0”2.工作原理“非”门逻辑状态表AF01103V非门逻辑函数表达式：第三十四页，共一百三十三页，编辑于2023年，星期五“与非”门电路“与”门&ABCF&ABC“与非”门1F“非”门与非门逻辑状态表ABCF0001001101010111100110111011110有“0”出“1”，全“1”出“0”逻辑函数表达式：第三十五页，共一百三十三页，编辑于2023年，星期五“或非”门电路1F“非”门或非门逻辑函数表达式：“或”门ABC≥1“或非”门FABC≥1或门逻辑状态表ABCF0001001001000110100010101001110有“1”出“0”，全“0”出“1”第三十六页，共一百三十三页，编辑于2023年，星期五例6.1：根据输入波形画出输出波形ABF1有“0”出“0”，全“1”出“1”有“1”出“1”，全“0”出“0”F2&ABF1≥1ABF2第三十七页，共一百三十三页，编辑于2023年，星期五6.4TTL集成门电路将各种门的器件及连线集成在同一硅片上，构成集成门电路，根据集成度（每一片硅片上所含器件数）的高低，分SSI、LSI、VLSI等。由于制造工艺不同，集成电路分双极型(TTL)和单极型(CMOS)。TTL集成门电路74/5474H/54H74S/54S74LS/54LSCT1CT2CT3CT4第三十八页，共一百三十三页，编辑于2023年，星期五6.4.1TTL与非门电路多发射极晶体管T1的等效电路R1+5VACBC11.电路结构和逻辑功能+5V3k360R1T1T2R2750FR3100R4R53kT3T4T5ABC第三十九页，共一百三十三页，编辑于2023年，星期五+5V3k360R1T1T2R2750FR3100R4R53kT3T4T5ABC逻辑功能(1)A,B,C中至少有一个为逻辑“0”0.3V设C为逻辑“0”，即C端接标准低电平0.3V1VRLIILIIL：输入低电平电流,规定IOHIOH：输出高电平电流,也称输出拉电流,规定第四十页，共一百三十三页，编辑于2023年，星期五+5V3k360R1T1T2R2750FR3100R4R53kT3T4T5ABC逻辑功能(2)A、B、C全为逻辑“1”3.6V设VA=VB=VC=3.6VRLIIHIIH：输入高电平电流，标准规定IOLIOL：输出低电平电流，也称输出灌电流，标准规定2.1V1V0.3V第四十一页，共一百三十三页，编辑于2023年，星期五“与非”门的逻辑符号“与非”门真值表ABCF00010011010101111001101111011110&AFBC结论：1.输入不全为“1”时，输出为“1”2.输入全为“1”时，输出为“0”第四十二页，共一百三十三页，编辑于2023年，星期五74LS0074LS20第四十三页，共一百三十三页，编辑于2023年，星期五(1)电压传输特性：输出电压UO与输入电压Ui的关系2.TTL“与非”门电路的特性和参数测试电路UI/VUO/V03.6V0.7V1.4V0.3V电压传输特性&+5VUiUoVV第四十四页，共一百三十三页，编辑于2023年，星期五电压传输特性：+5V3k360R1T1T2R2750R3100R4R53kT3T4T5UIUOUI/VUO/V03.6V0.7V1.4V0.3V第四十五页，共一百三十三页，编辑于2023年，星期五典型值3.6V，2.4V为合格典型值0.3V，0.4V为合格输出高电平电压UOH输出高电平电压UOH和输出低电平电压UOL3.6VUI/VUO/V00.7V1.4V0.3V电压传输特性2.4V0.4VUOFF=UIL(max)≥0.8VUON=UIH(min)≤2V输出低电平电压UOL阈值电压

UT=1.4V(2)TTL“与非”门的参数第四十六页，共一百三十三页，编辑于2023年，星期五UI/VUO/V0UOH(min)UOL(max)3.6V2.4V0.7VUOFF1.4V0.4VUON(3)抗干扰能力输入低电平噪声容限ΔULUOH－UHUON11UIUOUOLULUL+UOLUOFFULUOFF－UOL输入高电平噪声容限UHUOHUHUHUOH－UON第四十七页，共一百三十三页，编辑于2023年，星期五R/kUI/V012123(4)输入负载特性当R较小时：当R增大使UI增大到1.4V后UI将不再随R的增加而变化1.4VUOFFROFFRON+UCC3k360R1RUIT1T2第四十八页，共一百三十三页，编辑于2023年，星期五&输入低电平电流IIL输入高电平电流IIH输出高电平电流IOH输出低电平电流IOL

IIL≤1.6mA、IOH≥400A0.3V0IILRL1IOH

IIH≤40A、IOL≥16mA3.6V1IIHIOLRL0+5V(5)带负载能力第四十九页，共一百三十三页，编辑于2023年，星期五&&“1”&“1”&“1”….驱动门负载门扇出系数NL0低电平扇出系数NL高电平扇出系数NH1IOLIILIILIILIOHIIHIIHIIHNH扇出系数N=min{NL、NH}第五十页，共一百三十三页，编辑于2023年，星期五1.集电极开路“与非”门电路(OC门)F=ABCOC门的应用：1.用作电平转换电路2.实现线与功能6.4.2其它类型的TTL门电路符号ABCF&3k360R1T1T5+5VABCT2F+UCCRU第五十一页，共一百三十三页，编辑于2023年，星期五&&&A1B1C1A2A3B2B3C2C3“线与”电路T5T5T5+UCCFF1F2F3第五十二页，共一百三十三页，编辑于2023年，星期五74LS1274LS03第五十三页，共一百三十三页，编辑于2023年，星期五+5VT4T5C1+5VR1T1T2R2FR3R4R5T3T4T5AB2三态输出与非门电路T4,T5截止,F高阻态C=“0”C=“1”0.3V1V1VABCF&ENABCF&EN第五十四页，共一百三十三页，编辑于2023年，星期五三态门电路的应用A2B2&EN&ENA1B1&ENA3B3总线I/O1EN1EN总线数据总线I/O口第五十五页，共一百三十三页，编辑于2023年，星期五74LS12574LS126第五十六页，共一百三十三页，编辑于2023年，星期五6.5CMOS门电路

TTL门电路由晶体管组成，属双极型门电路，MOS门电路由绝缘栅场效应管组成，属单极型门电路，MOS门电路制造工艺简单、集成度高、功耗低、抗干扰能力强，其中的互补MOS门电路(CMOS)目前应用最多。MOS门电路的主要缺点是速度没有TTL门电路高。TTL集成门电路CD474HC/54HCCC4第五十七页，共一百三十三页，编辑于2023年，星期五CMOS门电路是一种互补对称场效应管集成电路PMOSNMOS互补对称结构，CMOSA=0，T2导通，T1截止0F=1A=1，T1导通，T2截止F=06.5.1CMOS反相器(非门)1.功耗极小2.输出幅度大UDDAFT2T1110第五十八页，共一百三十三页，编辑于2023年，星期五6.5.2CMOS集成与非门电路及或非门电路A=1，B=1(全为“1”)T1,T2导通，T3,T4截止A=0，B=1(不全为“1”)T4导通，T2截止F=1UDDAFT3BT2T1T4F=0输出低电平会随着输入端的增多而增大，所以输入端子数受到限制。1.CMOS与非门第五十九页，共一百三十三页，编辑于2023年，星期五2.CMOS或非门电路UDDAFBT1T3T2T4A=0，B=0(全为“0”)T3,T4导通，T1,T2截止A=1，B=0(不全为“0”)T2导通，T4截止F=0F=1第六十页，共一百三十三页，编辑于2023年，星期五注意：CMOS“与非”门的输入端越多，串联的驱动管越多，导通时的总电阻就愈大，输出低电平值将会因输入端的增多而提高。对于CMOS“或非”门因驱动管并联，不存在这个问题。因此，CMOS门电路中“或非”门用的较多，是基本门(1)静态功耗低（每门只有0.01mW,TTL每门10mW)(3)抗干扰能力强(4)扇出系数大(5)允许电源电压范围宽(3~18V)CMOS门电路的优点：(2)输出幅度大CMOS门电路的缺点：(1)速度比TTL低(2)带负载能力差第六十一页，共一百三十三页，编辑于2023年，星期五与门&ABF1或门≥1ABF1非门1AF1与非门&ABF或非门≥1ABF三态与非门ABCF&EN常用的门电路第六十二页，共一百三十三页，编辑于2023年，星期五6.6逻辑代数及其应用

逻辑代数(又称布尔代数,BooleanAlgebra)，它是分析设计逻辑电路的数学工具。虽然它和普通代数一样也用字母表示变量，但变量的取值只有“0”，“1”两种，分别称为逻辑“0”和逻辑“1”。这里“0”和“1”并不表示数量的大小，而是表示两种相互对立的逻辑状态。逻辑代数所表示的是逻辑关系，而不是数量关系。这是它与普通代数的本质区别。第六十三页，共一百三十三页，编辑于2023年，星期五1.基本运算法则2.交换律3.结合律6.6.1逻辑代数的基本定律第六十四页，共一百三十三页，编辑于2023年，星期五4.分配律：5.吸收律：

第六十五页，共一百三十三页，编辑于2023年，星期五6.反演律（摩根定律）

0011000100101100第六十六页，共一百三十三页，编辑于2023年，星期五1.逻辑函数的表示方法(1)逻辑真值表：列出输入、输出变量的所有逻辑状态的表。(2)逻辑式：用基本逻辑运算符表示的输入、输出变量间逻辑关系的代数式。(3)逻辑图：用逻辑符号表示输入、输出变量间的逻辑关系。(4)卡诺图：与变量的最小项对应的按一定规则排列的方格图。6.6.2、逻辑函数的代数化简法第六十七页，共一百三十三页，编辑于2023年，星期五2逻辑函数的不同表达式(1)与或式(2)与非与非式(3)或与式(4)或非或非式(5)与或非式第六十八页，共一百三十三页，编辑于2023年，星期五3.最简逻辑函数逻辑函数的标准表达式是与或式，最简与或式是指逻辑函数中的与项个数最少，且每个与项中的变量个数也最少4.利用逻辑代数公式化简逻辑函数的方法例6.2：化简(1)并项法第六十九页，共一百三十三页，编辑于2023年，星期五(2)吸收法例6.4：化简例6.3：化简第七十页，共一百三十三页，编辑于2023年，星期五例6.5：化简(3)配项法例6.6：化简第七十一页，共一百三十三页，编辑于2023年，星期五例6.7：化简(4)添项法例6.8：化简第七十二页，共一百三十三页，编辑于2023年，星期五化简例6.9：第七十三页，共一百三十三页，编辑于2023年，星期五6.6.3逻辑函数的卡诺图化简法1.最小项、逻辑相邻项最小项是指输入变量（包括原变量和反变量）的各种组合的乘积项。n个变量共有2n个最小项。例如三个变量A、B、C的所有最小项有如下八个：最小项的编号：把使某最小项的逻辑值为1的变量取值看作二进制数，该二进制数所对应的十进制数即为该最小项的编号第七十四页，共一百三十三页，编辑于2023年，星期五最小项的性质①在输入变量的任何取值下，有且只有一个最小项的值为“1”。②两个不同的最小项之积为“0”，即：如ABC=010，只能使m2=1，其它最小项的值均为“0”。③所有最小项之和为“1”，即：第七十五页，共一百三十三页，编辑于2023年，星期五

逻辑相邻项是指两个最小项中只有一个变量互为反变量。每个n变量的最小项共有n个逻辑相邻项逻辑相邻项的合并：逻辑相邻项第七十六页，共一百三十三页，编辑于2023年，星期五2.卡诺图(KarnaughMap)ABC卡诺图是按一定规律画出的一种方块图，每一个小方块对应一个最小项0001111001m4m5m7m6m0m1m3m2特点：逻辑相邻性与位置相邻性相统一第七十七页，共一百三十三页，编辑于2023年，星期五二变量卡诺图四变量卡诺图五变量卡诺图AB

m0

1010ABm0m1m2m3CDEm2m24ABm0m100000101101011011110110000011110m3m2m6m7m5m4m8m9m11m10m14m15m13m12m24m25m27m26m30m31m29m28m16m17m19m18m22m23m21m20ABm0m1m2m4m3CD0001111000011110m5m7m6m8m9m11m12m13m15m14m10第七十八页，共一百三十三页，编辑于2023年，星期五逻辑函数的最小项形式3.用卡诺图表示逻辑函数ABC000111100111111000ABC000111100111AB(110、111)C(001、011、101、111)111第七十九页，共一百三十三页，编辑于2023年，星期五4.用卡诺图化简逻辑函数●

画出表示逻辑函数的卡诺图●

将卡诺图中2i(i=0,1,2,∙∙∙∙∙),即1,2,4,8∙∙∙∙∙∙个相邻为“1”的最小项圈起来（注意边沿和四角也是位置相邻●

对每个圈写出它的公共因子，然后把所有圈的公共因子相加即得逻辑函数的最简与或式化简依据：逻辑相邻项相加可以消去相异的变量，保留相同变量化简步骤：第八十页，共一百三十三页，编辑于2023年，星期五▲

每个“1”都要圈到▲“1”可以重复使用（A+A=A)画圈的原则：▲

圈的个数尽可能少ABCD000111100001111011111111ABCD000111100001111011111111第八十一页，共一百三十三页，编辑于2023年，星期五▲

圈尽可能大ABCD00011110000111101111111111ABCD00011110000111101111111111第八十二页，共一百三十三页，编辑于2023年，星期五▲

每个圈至少应包含一个没有被其它圈包含的“1”ABCD000111100001111011111111ABCD000111100001111011111111第八十三页，共一百三十三页，编辑于2023年，星期五ABCD000111100001111011111111例6.10：用卡诺图化简如下函数11第八十四页，共一百三十三页，编辑于2023年，星期五具有无关项(约束项)逻辑函数的化简所谓无关项是指逻辑变量的某些取值组合是不会出现的，在这些变量的取值下逻辑函数的值是无意义(或不确定)的。这些使逻辑函数的取值不确定的变量取值组合称为无关项。无关项的存在说明逻辑函数的变量取值是有限制的(就如同普通函数的自变量有定义域一样)。无关项又称为约束性在化简逻辑函数时，把逻辑函数在无关项的取值既可以看作“1”，也可以看作“0”，对逻辑函数在定义域内的值无影响。充分利用无关项可以使逻辑函数进一步的简化。第八十五页，共一百三十三页，编辑于2023年，星期五例6.11：有一个4变量输入的逻辑电路，4个输入变量ABCD代表一位十进制数x的8421BCD码，要求当x5时，输出F=1，否则F=0，求出F的最简与或表达式。

解：当ABCD的取值在0000~1001之间时，逻辑函数F的值有明确的定义。当ABCD的取值在1010~1111之间时，逻辑函数F的值无定义，属于无关项。

当ABCD的取值在0000~1001之间时，无关项对应的最小项的逻辑值应为“0”。无关项(约束项)可表示为：第八十六页，共一百三十三页，编辑于2023年，星期五逻辑函数可表示为：ABCD00011110000111101111100000第八十七页，共一百三十三页，编辑于2023年，星期五组合逻辑电路框图X1XnX2Y2Y1Ym......组合逻辑电路输入输出6.7组合逻辑电路的分析与设计组合逻辑电路：任何时刻电路的输出状态只取决于该时刻的输入状态，而与该时刻以前的电路状态无关。组合逻辑电路由各种门电路组合而成第八十八页，共一百三十三页，编辑于2023年，星期五已知逻辑电路确定逻辑功能6.7.1组合逻辑电路的分析分析步骤：1.根据已知逻辑电路图写出逻辑式2.对逻辑式进行化简3.根据最简逻辑式列出逻辑真值表4.根据逻辑真值表分析逻辑功能第八十九页，共一百三十三页，编辑于2023年，星期五&&ABF&&例6.12：分析下图示逻辑电路的逻辑功能解：1.写出逻辑表达式2.化简逻辑函数第九十页，共一百三十三页，编辑于2023年，星期五3.列逻辑状态表输入相同时输出为“0”，输入相异时输出为“1”，称为“异或”逻辑关系。这种电路称“异或”门。状态表ABF00001101110

=1ABF逻辑符号4.分析逻辑功能第九十一页，共一百三十三页，编辑于2023年，星期五≥1ABF≥1≥1≥1例6.13：分析下图示逻辑电路的逻辑功能

解：1.写出逻辑表达式2.化简逻辑函数第九十二页，共一百三十三页，编辑于2023年，星期五3.列逻辑状态表输入相同时输出为“1”，输入相异时输出为“0”称为“同或”逻辑关系。这种电路称“同或”门。状态表ABF00101000111

=1ABF逻辑符号4.分析逻辑功能第九十三页，共一百三十三页，编辑于2023年，星期五设计步骤：1.根据逻辑要求列出逻辑状态表2.根据状态表写出逻辑式3.对逻辑式进行化简4.根据最简逻辑式画出逻辑电路图已知逻辑要求确定逻辑电路6.7.2组合逻辑电路的设计第九十四页，共一百三十三页，编辑于2023年，星期五例6.14：试设计一逻辑电路供三人(A,B,C)表决使用。每人有一电键，如果他赞成，就按电键，用“1”表示。如果不赞成，不按电键，用“0”表示，表决结果用指示灯表示，如果多数赞成，则指示灯亮Y=1，反之则不亮Y=0解：1.列出逻辑真值表ABCY000000100100011110001011110111112.写出逻辑式：对应Y为“1”项有4种输入组合第九十五页，共一百三十三页，编辑于2023年，星期五3.化简4.画出逻辑电路图ABCF≥1&&&FABC&&&&5.用与非门实现该逻辑函数第九十六页，共一百三十三页，编辑于2023年，星期五FABC≥1≥1≥1≥16.用或非门实现该逻辑函数ABCY00000010010001111000101111011111第九十七页，共一百三十三页，编辑于2023年，星期五例6.15：试设计一三位奇偶校验电路。当输入ABC中有奇数个“1”时，输出F为“1”，否则输出为“0”。解：1.列出逻辑真值表A

B

C

F000000110101011010011010110011112.写出逻辑式：对应F为“1”项有4种输入组合3.画出逻辑电路图=1AB=1CF第九十八页，共一百三十三页，编辑于2023年，星期五1.逻辑真值表解：设开关闭合状态为“1”断开为“0”,灯亮为“1”，灯灭为“0”例6.16：有一T形走廊，在相会处有一路灯，在进入走廊的A、B、C三地各装有控制开关，都能对路灯独立进行控制。任意闭合一个开关，灯亮；任意闭合两个开关，灯灭；三个开关同时闭合，灯亮。设A、B、C代表三个开关（输入变量）；Y代表灯（输出变量）。A

B

C

Y000000110101011010011010110011112.写出逻辑式第九十九页，共一百三十三页，编辑于2023年，星期五3.逻辑图Y≥1CBA111ABC&&&&第一百页，共一百三十三页，编辑于2023年，星期五半加器实现进位如：000011+10101010不考虑低位来的进位要考虑低位来的进位全加器实现加法器:实现二进制加法运算的电路6.8典型集成组合逻辑电路6.8.1半加器和全加器第一百零一页，共一百三十三页，编辑于2023年，星期五1.半加器半加器：只计算被加数和加数的和，不考虑低位进位半加器逻辑状态表(A、B：两个相加数；S：半加和，C：进位输出)ABCS0000010110011110逻辑关系式：第一百零二页，共一百三十三页，编辑于2023年，星期五用“与非”门实现用“异或”门实现半加器符号=1AB&SC∑COABSC&&AB&&1SC第一百零三页，共一百三十三页，编辑于2023年，星期五全加器：计算被加数和加数的和，同时要考虑低位进位全加器状态表：(Ai、Bi：被加数和加数；Ci1：低位进位输入，Ci：本位进位输出；Si：本位和）AiBiCi-1SiCi00000001100101001101100101010111001111112.全加器第一百零四页，共一百三十三页，编辑于2023年，星期五CO≥1AiBiCi1COSiCi全加器逻辑图：全加器符号Ci1COAiBiSiCiCI第一百零五页，共一百三十三页，编辑于2023年，星期五实现两个四位二进制数的加法运算用四个全加器组成串联电路特点：串行进位；运算速度慢；电路简单；加法运算电路是微型机CPU中一个关键部件∑CICO∑CICO∑CICO∑CICOS0S1S2S3COB0B1A0A1B2A2B3A3第一百零六页，共一百三十三页，编辑于2023年，星期五例6.17：用集成4位全加器7483实现把8421码转换为余3码

8421码加3即得余3码S0S1S2S3COB0B1B2B3A0A1A2A3CIDCBA+5VY3Y2Y1Y07483第一百零七页，共一百三十三页，编辑于2023年，星期五把二进制数码按一定规律编排，使每组代码具有某一特定的含义，称为编码。具有编码功能的逻辑电路称为编码器。

n

位二进制代码有

2n

种组合，可以表示

2n

个信息。

表示N个信息所需的二进制代码的位数n应满足2nN6.8.2编码器第一百零八页，共一百三十三页，编辑于2023年，星期五1.二进制编码器将输入信号编成二进制代码的电路。2n个n位编码器高低电平信号二进制代码编码过程：1.确定二进制数位数2.列编码表3.由编码表写逻辑式4.画逻辑图第一百零九页，共一百三十三页，编辑于2023年，星期五(1)分析要求：

输入有8个信号，即N=8，根据2n

N的关系，即n=3，即输出为三位二进制代码。设计一个编码器，满足以下要求：(1)将I0、I1、…I78个信号编成二进制代码。(2)编码器每次只能对一个信号进行编码，不允许两个或两个以上的信号同时有效。(3)设输入信号高电平有效。第一百一十页，共一百三十三页，编辑于2023年，星期五输入输出I0I1I2I3I4I5I6I7CBA10000000000010000000010010000001000010000011000010001000000010010100000010110000000011113位二进制编码器真值表逻辑式：(2)列编码表(3)写出逻辑式并转换成“与非”式第一百一十一页，共一百三十三页，编辑于2023年，星期五&A&B(4)画出逻辑图10000000111I7I6I5I4I3I1I2&C1111111第一百一十二页，共一百三十三页，编辑于2023年，星期五将十进制数的十个数码0~9编成相应的二进制代码的电路，称为2~10进制编码，简称BCD编码2~10进制8421码编码表10进制数输入输出N0N1N2N3N4N5N6N7N8N9DCBA0100000000000001010000000000012001000000000103000100000000114000010000001005000001000001016000000100001107000000010001118000000001010009000000000110012.2~10进制编码器逻辑式第一百一十三页，共一百三十三页，编辑于2023年，星期五逻辑图S1S9123456789+5V&D&C&B&A第一百一十四页，共一百三十三页，编辑于2023年，星期五当有两个或两个以上的信号同时输入编码电路，电路只能对其中一个优先级别高的信号进行编码。而对其它优先级别低的信号不予理睬。10/4线优先编码器74LS147的引脚图74LS147123456781615141312111093.优先编码器第一百一十五页，共一百三十三页，编辑于2023年，星期五10进制数输入输出011111111111119××××××××001108×××××××0101117××××××01110006×××××011110015××××0111110104×××01111110113××011111111002×01111111110110111111111110HPRI/BCD123456124789874147逻辑符号10/4线优先编码器74LS147的状态表第一百一十六页，共一百三十三页，编辑于2023年，星期五

译码是编码的反过程，是将具有特定含义的输入二进制代码“翻译”成对应的输出信号。1.二进制译码器n位2n路译码器二进制代码高低电平信号74LS13812345678161514131211109A0A1A2集成3/8线译码器74LS1386.8.3译码器和数字显示电路第一百一十七页，共一百三十三页，编辑于2023年，星期五集成3/8线译码器74LS138状态表输入输出A2A1A00×××××11111111×1××××11111111××1×××11111111100000011111111000011011111110001011011111100011111011111001001111011110010111111011100110111111011001111111111074LS138符号图

BIN/OCT012345EN&124A2A1A067第一百一十八页，共一百三十三页，编辑于2023年，星期五集成3/8线译码器74LS138状态表输入输出A2A1A00×××××11111111×1××××11111111××1×××111111111000000111111110000110111111100010110111111000111110111110010011110111100101111110111001101111110110011111111110第一百一十九页，共一百三十三页，编辑于2023年，星期五利用译码器分时将采样数据送入计算机总线74LS139ABCD译码器工作三态门三态门三态门三态门000111数据第一百二十页，共一百三十三页，编辑于2023年，星期五译码器的扩展74LS138扩展为4/16线译码器BIN/OCT01234567EN&124BIN/OCT01234567EN&124A0A1A2A31第一百二十一页，共一百三十三页，编辑于2023年，星期五74LS138扩展为5/32线译码器BIN/OCT01234567EN&124A0A1A2BIN/OCT01234567EN&124BIN/OCT01234567EN&124BIN/OCT0123456