计算机组成原理题库-第5章题库

千里之行，始于足下让知识带有温度。第第2页/共2页精品文档推荐计算机组成原理题库-第5章题库第5章题库

1某机字长32位，存储容量为1MB，若按字编址，它的寻址范围是()。

A．0—(1M-1)B．0—1MBC．0—(256K-1)D．0—256KB

2双端口存储器所以能高速举行读/写，是由于采纳()。

A．高速芯片B．两套互相自立的读写电路C．流水技术D．新型器件

3在下列几种存储器中，CPU可直接拜访的是（）。

A.主存储器

B.磁盘

C.磁带

D.光盘

4在主存和CPU之间增强cache存储器的目的是()。

A.增强内存容量

B.提高内存的牢靠性

C.解决CPU与内存之间的速度匹配问题

D.增强内存容量，同时加快存取速度

5SRAM芯片，存储容量为64K×16位，该芯片的地址线和数据线数目为()。

A．64，16B．16，16C．64，8D．16，64。

6采纳虚拟存贮器的主要目的是()。

A．扩大主存贮器的存贮空间，并能举行自动管理和调度

B．提高主存贮器的存取速度

C．提高外存贮器的存取速度

D．扩大外存贮器的存贮空间

7双端口存储器在()状况下会发生读/写矛盾。

A.左端口与右端口的地址码不同

B.左、右端口的地址码相同

C.左、右端口的数据码相同

D.左、右端口的数据码不同

8计算机系统中的存贮器系统是指()。

ARAM存贮器

BROM存贮器

C主存贮器

D主存贮器和外存贮器

9某计算机字长32位，其存储容量为4MB，若按半字编址，它的寻址范围是()。

A0—4M

BB0—2MB

C0—(2M-1)

D0—(1M-1)

10某一SRAM芯片，采纳地址线与数据线分别的方式，其容量为512×8位，除电源和接地端外，该芯片引出线的最小数目应是()。

A23

B25

C50

D19

11以下四种类型的半导体存储器中，以传输同样多的字为比较条件，则读出数据传输率最

高的是()。

ADRAM

BSRAM

CFLASHROM

DEPROM

12计算机中的三级存储器结构指的是（）

A寄存器、Cache和辅存

B寄存器、主存和辅存

CCache、主存和辅存

D寄存器、Cache和辅存

13在下列计算机的存储部件中，CPU不能直接拜访的是（）

A主存储器

B辅助存储器

C寄存器

DCache

14存储器是计算机的记忆设备，它主要用来（）

A存放程序

B存放数据

C存放程序和数据

D存放微程序

15计算机系统中，广义的存储系统包括：寄存器、高速缓存器、主存储器和外存储器，其存取速度由高到低是（）

A寄存器、Cache、主存储器、外存储器

BCache、寄存器、主存储器、外存储器

C主存储器、寄存器、Cache、外存储器

D外存储器、主存储器、Cache、寄存器

16设有1个1M×16bit的静态RAM芯片，该芯片引脚中地址线和数据线的数目之和为（）

A17

B29

C36

D32

17用1K×8位的存储芯片来组成1M×16位的存储器，需要举行（）

A字扩展

B位扩展

C字扩展和位扩展

D不需要扩展

18U盘是现代计算机常用的一种移动存储设备，按存储介质分类，它属于（）

A.半导体存储器

B.磁表面存储器

C.磁芯存储器

D.光盘存储器

19存储速度可由存取时光和存取周期来表示，两者的关系是（）

A.存取时光等于存取周期

B.存取时光小于存取周期

C.存取时光大于存取周期

D.无法判定

20动态RAM的刷新是以（）为单位举行的

A.存储单元

B.行

C.列

D.存储矩阵

21RAM芯片字扩展时可以（）

A.增强存储器字长

B.增强存储单元数量

C.提高存储器的速度

D.降低存储器的平均价格

22某机器字长16位，内存按字节编址，地址从A4000H到CBFFFH，共有（）个字节

A.80K

B.96K

C.160K

D.320K

23某机器字长16位，内存按字编址，地址从A4000H到CBFFFH，共有（）个字节

A.80K

B.96K

C.160K

D.320K

24容量为64块的Cache采纳组相联方式映射，每4块为一组，若主存容量为4096块，则主存区号（用于Cache是否命中的比较的位数）为（）位

A.6

B.8

C.12

D.以上都不是

25容量为64块的Cache采纳直接映射，若主存容量为4096块，则主存区号（用于Cache是否命中的比较的位数）为（）位

A.6

B.8

C.12

D.以上都不是

26容量为64块的Cache采纳全相联，若主存容量为4096块，则主存区号（用于Cache是否命中的比较的位数）为（）位

A.6

B.8

C.12

D.以上都不是

27若内存按字节编址，用存储容量为32K×8比特的存储器芯片构成地址编号A0000H至DFFFFH的内存空间，则至少需要（）片内存芯片

A.4

B.6

C.8

D.10

28若内存地址区间为4000H-43FFH，每个存储单元可存储16位二进制数，该内存区域由4片相同容量的存储器芯片通过字扩展构成，则该存储芯片的规格为（）

A.512×16bit

B.256×8bit

C.256×16bit

D.1024×8bit

29若内存地址区间为4000H-43FFH，按字节编址，该内存区域由4片相同容量的存储器芯片通过字扩展构成，则该存储芯片的规格为（）

A.512×16bit

B.256×8bit

C.256×16bit

D.1024×8bit

30Cache用于存放主存数据的部分拷贝，存储单元地址与Cache单元地址之间的转换方式由（）完成

A.硬件

B.软件

C.用户

D.程序员

二、理解计算题

1、提高CPU和内存的传送速度可用哪几种途经？

2某机器中，配有四个16K×8bit的RAM芯片（编号1号到4号），CPU地址线16根，数据线8根，读写控制R/W(R/W=1为读控制，R/W=0为写控制)。每个RAM芯片有2个控制端：当/CS有效时，该片选中；当/WE=1时执行读操作，当/WE=0时执行写操作。用挨次存储方式画出此CPU与上述RAM芯片的衔接图，并简述挨次存储相比交错存储的优劣势。

3某机器中，配有四个16K×8bit的RAM芯片（编号1号到4号），CPU地址线16根，数据线8根，读写控制R/W(R/W=1为读控制，R/W=0为写控制)。每个RAM芯片有2个控制端：当/CS有效时，该片选中；当/WE=1时执行读操作，当/WE=0时执行写操作。用交错存储方式画出此CPU与上述RAM芯片的衔接图，并简述交错存储相比挨次存储的优劣势。

4、某动态内存具有1024个记忆单元（32×32的存储矩阵）的存储芯片举行刷新，刷新是按行举行的，要求每行在2ms以内必需刷新一次，内存的存取周期为500ns（0.5s），画出三种内存刷新方式的暗示图，并比较各自特点。

5、某机器采纳模4交错存储，今执行一小段循环程序(每条都是拜访内存型指令，如MOV[11h],R1等)，此程序放在存储器的延续地址单元中,且首地址为0000H。假设每条指令的执行时光相等（无流水线），均为TE，拜访内存的时光由写地址时光和内存读写时光组成，写地址的时光是TA，内存数据读写到总线上的时光是TD，译码器译码时光忽视，计算下面两种状况程序执行时光（用TE、TA、TD表达）。

（1）循环程序由5条指令组成，重复执行80次。

（2）循环程序由8条指令组成，重复执行50次。

（3）若TE=TA=TD=1CPU周期，程序（2）相比程序（1）削减多少CPU周期。

6若FPM(迅速页模式)RAM具有相同的RAS（行地址挑选）和CAS（列地址挑选）时光，均为2T，内存数据数据传输时光为4T，内存规格为2048×1024×8Bit，若从首地址开头，延续拜访100KB数据，计算FPM内存的完成时光（只需写出表达式，不要求计算结果）。

7若CDRAM（带缓存的RAM）具有相同的RAS（行地址挑选）和CAS（列地址挑选）时光，均为2T，Cache容量为1024×8Bit，内存规格为2048×1024×8Bit，内存数据传输时光为4T，Cache数据传输时光为1T，Cache数据块传输时光为50T，若从首地址开头，延续拜访1MB数据，计算CDRAM内存的完成时光（只需写出表达式，不要求计算结果）。

8假定由若干个2K×8位的芯片按挨次存储组成8K×16位存储器，则地址为0A2FH所在芯片的寻址范围是？

9设cache有1、2、3、4共4个块，a、b、c、d等为主存中的块,拜访挨次依次如下：a、b、

c、d、b、b、c、c、d、d、a,下次若要再拜访e块。简述采纳LFU和LRU算法的策略和实现办法，并给出两种办法的详细替换过程和替换的结果。

10CPU执行一段程序时，cache完成存取的次数为1900次，主存完成存取的次数为100次，已知cache存取周期为50ns，主存存取周期为250ns，求cache/主存系统的命中率、平均拜访时光和效率。

第5章题库答案

1C,一个字4B，1MB/4B=256K

2B

3.A

4C

5B

6A

7B

8D

9C

10D,512个地址单元需要9根地址线，8位数据需要8根数据线，另外再加上芯片片选线和读写控制线，共19根。

11B

12C

13B

14C

15A

16C

17C

18A

19B

20B

21B

22C,按字节编址，因此一个地址为1个字节，由地址范围可计算出共有CBFFFH-A4000H+1=28000H=2*16^4+8*16^3=2*2^16+8*2^12=(2*2^6+8*2^2)*2^10=160K

23D，由于按字编址，一个地址为2个字节，因此为160K×2=320K

24B，组相联，因为4块一组，共有64/4=16组，则主存块数/16组后的块数地址用于比较，有4096/16=2^12/2^4=2^8，故需要8位

25A，直接映射，则主存块数/Cache块数后的块地址用于比较，4096/64=2^6，故6位

26C，全相联，则主存块数直接比较，4096=2^12，故12位

27C有效地址计算：DFFFF-A0000+1=40000H=4*16^4=4*2^16=2^18=2^8*2^10=256K，则需要片数=256K*8bit(字节编址)/(32K*8bit)=8

28C，有效地址：43FFH-4000H+1=400H=4*16^2=4*2^8=2^10=1K；则每片的地址为1K/4=256，因为每个地址存16位数据，故256*16bit

29B,按字节编址

30A

二、理解计算题

1、提高CPU和内存的传送速度可用哪几种途经？

1.提高工艺，提升内存颗粒本身的性能，缩短存储器的读写时光

2.加长存储器的字长（位扩展）

3.采纳空间并行技术，即采纳并行操作的双端口存储器

4.采纳时光并行技术，即采纳多模块交错存储器（流水线技术）；

5.在CPU和内存之间，加入高速缓冲存储器（cache技术）；

6.迅速页模式，加入页概念，同页内的操作不用更新地址，削减地址传输次数。

2某机器中，配有四个16K×8bit的RAM芯片（编号1号到4号），CPU地址线16根，数据线8根，读写控制R/W(R/W=1为读控制，R/W=0为写控制)。每个RAM芯片有2个控制端：当/CS有效时，该片选中；当/WE=1时执行读操作，当/WE=0时执行写操作。用挨次存储方式画出此CPU与上述RAM芯片的衔接图，并简述挨次存储相比交错存储的优劣势。

挨次存储

挨次存储劣势：按照程序局部性原理，对延续地址的内存拜访，挨次存储集中在一片RAM上工作，因为RAM存储相对CPU要慢，不利于流水线并行处理，而交错存储对于延续地址的内存拜访，分到不同的RAM块上，使得各RAM能并行工作，易于流水线操作，从而在整体上提高了内存拜访性能。

挨次存储优势：内存扩展相比交错存储要简单；期中一块内存损坏，不影响其它内存工作。

3、某机器中，配有四个16K×8bit的RAM芯片（编号1号到4号），CPU地址线16根，数据线8根，读写控制R/W(R/W=1为读控制，R/W=0为写控制)。每个RAM芯片有2个控制端：当/CS有效时，该片选中；当/WE=1时执行读操作，当/WE=0时执行写操作。用交错存储方式画出此CPU与上述RAM芯片的衔接图，并简述交错存储相比挨次存储的优劣势。

交错存储

交错存储优势：按照程序局部性原理，对延续地址的内存拜访，交错存储时延续数据分布在不同的存储模块上，有利于流水线并行工作，相比挨次存储，可猎取更高的带宽。交错存储劣势：拓扑结构事先固定，内存扩展相比挨次存储要难；其中一块内存损坏，会影响存储的延续性。

4、某动态内存具有1024个记忆单元（32×32的存储矩阵）的存储芯片举行刷新，刷新是按行举行的，要求每行在2ms以内必需刷新一次，内存的存取周期为500ns（0.5μs），画出三种内存刷新方式的暗示图，并比较各自特点。

集中刷新缺点：在集中刷新期间必需停止读写，这一段时光称为“死区”，

而且存储容量越大，死区就越长。

簇拥刷新

簇拥刷新：这种刷新方式增强了系统的存取周期，如存储芯片的存取周期为0.5μs，则系统的存取周期应为1μs。即牺牲了内存性能。没有充分利用2ms只需刷新一次，在2ms内过多刷新。

异步刷新

异步刷新：异步刷新方式虽然也有死区，但比集中刷新方式的死区小得多，仅为0.5μs。这样可以避开使CPU延续等待过长的时光，而且削减了没须要的刷新次数，是比较有用的一种刷新方式。

5、某机器采纳模4交错存储，今执行一小段循环程序，此程序放在存储器的延续地址单元中,且首地址为0000H。假设每条指令的执行时光相等（无流水线），均为TE，拜访内存的时光由写地址时光和内存读写时光组成，写地址的时光是TA，内存数据读写到总线上的时光是TD，译码器译码时光忽视，计算下面两种状况程序执行时光（用TE、TA、TD表达）。

（1）循环程序由5条指令组成，重复执行80次。

（2）循环程序由8条指令组成，重复执行50次。

（3）若TE=TA=TD=1CPU周期，程序（2）相比程序（1）削减多少CPU周期。

（1）5条指令需取2次地址，总共运行时光：(2TA+5TD+5TE)×80=400(TD+TE)+160TA（2）8条指令需取2次地址，总共运行时光：(2TA+8TD+8TE)×50=400(TD+TE)+100TA

程序（2）比程序（1）削减了60个CPU周期

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