必修数电北航课件全partq

数字电路与系统1第五章、触发器Part

3第五章@第五版2习题第五版5.1；5.2；5.3；5.4；5.65.9；5.11；5.12；5.145.20；5.22；5.25；5.27第五章触发器3§5.1

基本触发器和同步触发器SR锁存器电平触发的SR触发器§5.2

脉冲触发的主从触发器脉冲触发的触发器§5.3§5.4边沿触发器触发器特性及功能转换§5.5*

触发器的亚稳态现象§5.4

触发器的功能及其转换JK触发器Qn

+1

=

JQn

+

KQn激励表QnQn+1JK000×011×10×111×0状态表JKQn+100Qn10101011Qn4§5.4

触发器的功能及其转换RS触发器激励表QnQn+1SR000×0110100111×0RS

”

0Qn+1

=

S

+

R

Qn状态表SRQn+100Qn10101011X0510110X00XRS§5.4

触发器的功能及其转换D触发器——delayQn+1

=

D状态表DQn+10011激励表QnQn+1D0000111001116§5.4

触发器的功能及其转换T触发器T——toggle；T=1，翻转；T=0，保持。可控的计数触发器T01JKQn

0011101101100100本例是脉冲触发延迟输出的T触发器7§5.4

触发器的功能及其转换T触发器Qn+1

=

T

Qn

+T

Qn激励表QnQn+1T000011101110011100状态表TQn+10Qn1Qn8§5.4

触发器的功能及其转换T’触发器相当于T=1Qn+1

=

Qn9§5.4

触发器的功能及其转换10激励表QnQn+1SRDJKT000x00x0011011x110010x1111x01x00§5.4

触发器的功能及其转换JK触发器转换为其它触发器Qn

+1

=

JQn

+

KQnQn+1

=

DQn+1

=

T

Qn

+T

QnQn+1

=

Qn11§5.4

触发器的功能及其转换Qn

+1

=

JQn

+

KQnD触发器转换为其它触发器Qn+1

=

DQn+1

=

T

Qn

+T

QnQn+1

=

Qn12触发器的简单应用代码寄存器（register）一个触发器可以寄存1-bit二进制代码清零寄存命令x313x2x1x0触发器的简单应用移位寄存器输入14触发器的简单应用计数器（异步）T计数脉冲15低位高位触发器的常规应用16时序逻辑电路结构上有反馈功能上有记忆详见第6章…触发器的特种应用异步接口电路根据本地时钟，对异步的信号（事件）进行采样和处理例如：（第五版[题5.21]）设Q的初始值为0，绘出CP和A信号输入下的Q的波形“（单）事件检查”功能17小结——本章的基本知识18触发器特点：置数、保持描述触发器逻辑功能的方法：特性表（状态表、激励表）、特性方程、状态转换图和波形图按照结构不同，触发器可分为基本RS触发器（直接触发）、同步触发器（电平触发）、主从触发器（主从触发）、边沿触发器（边沿触发）根据逻辑功能的不同，触发器可分为RS触发器、JK触发器、D触发器、T触发器和T’触发器利用特性方程可实现不同功能触发器间逻辑功能的相互转换触发器动态特性影响触发器速度5.5*

触发器的亚稳态现象195.5*

触发器的亚稳态现象20亚稳态现象：触发器无法在某个给定的时间段内达到一个可确定的状态亚稳态期间，输出一些中间级电平，或处于振荡状态；无法预测何时输出才能稳定到某个预期的正确电平；而且，这种无用的输出电平可以沿信号通道向各个级联的触发器传播，造成连锁反应。例如：在Flip-flop的决断时间，信号没有稳定决断时间——例如：setup或holdup时间决断之后——Q是0还是1，是随机的。5.5*

触发器的亚稳态现象同步时序逻辑电路的亚稳态问题时钟的传播需要时间缓解方法：例如，FPGA有“时钟树”系统，保证各个节点的时钟偏斜在规定的范围内，“时钟树”是宝贵的布线资源。异步复位可能引起的问题所有信号难以在同一个时间点被同时复位，会产生不确定的状态；复位信号与时钟相位关系不确定或不良设计，可能会误动作。MTBF（Mean

Time

Between

Failures）——平均无故障时间215.5*

触发器的亚稳态现象22异步电路的亚稳态问题数字电路设计大部分采用同步时序，但在时钟域接口时，外部输入信号与本地时钟不同步，信号的输出驱动和输入采样在不同时钟节拍下进行。意味着：异步构件亚稳态不可避免，但是可以减少亚稳态造成的错误，或是降低系统对错误的敏感程度。5.5*

触发器的亚稳态现象23异步电路的亚稳态问题（续）讨论：电平信号的异步采样脉冲信号穿越时钟域慢脉冲快脉冲控制/状态信号穿越时钟域大量数据穿越时钟域**5.5*

触发器的亚稳态现象电平信号异步采样例如：双寄存器方法异步信号被本地时钟采样，被两个串联的D触发器寄存，D-FF1有可能输出亚稳态（中间电平、毛刺、振荡），D-FF2延迟一个时钟周期采样，输出信号正常切换。24例：双寄存器采样异步电平信号双寄存器方案虽然可以改良输出信号的“品相”，但额外的延迟不可避免的歧义点异步接口——系统设计层面需要考虑的问题显式事件同步、握手信号、并发信号交互协议…（部分内容已超过数电的范畴）255.5*

触发器的亚稳态现象26脉冲信号穿越时钟域有的时候，只需要提取脉冲信息——根据异步脉冲信号生成一个本地的脉冲信号慢脉冲脉冲宽度大于本地时钟周期3~4倍以上；快脉冲脉冲宽度在本地时钟周期3~4倍以下，脉冲可以很窄，但它出现的频率必须低于本地时钟。慢脉冲“穿越”的解决方案慢脉冲27输出脉冲快脉冲“穿越”的解决方案T285.5*

触发器的亚稳态现象29控制/状态信号穿越时钟域由于信号与采样时钟的相对相位不确定，穿越时钟域可能会存在歧义点，所以…系统设计层面考虑只允许关键信号穿越多路信号穿越，信号之间尽量能够独立分解使用一般不允许穿越后的多路信号作逻辑处理5.5*

触发器的亚稳态现象控制/状态信号穿越时钟域系统设计层面考虑（续）反例：由于可能存在的歧义点，影响信号之间时序配合关系。——“1”写状态，“0”读状态；两路脉冲穿越，但提取的脉冲信号相对相位不确定；故而，忌穿越后的多路信号作逻辑处理。CS——片选信号，RD

/WRT30反例：T31解决方法——在穿越之前先分解成独立信号，快时钟减小采样误差，“快脉冲”处理。32解决方法——在穿越之前先分解成独立信号，快时钟减小采样误差，“快脉冲”处理。335.5*

触发器的亚稳态现象34大量数据穿越时钟域异步的FIFO一个时钟写入数据，另一个时钟读出数据，读/写时钟是异步的关键：产生读/写地址和空/满标志…扩展的话题——“critical”

的控制电路离散事件动态系统的控制规范（已超出本课程范畴）扩展的话题**例如：FIFO控制器Ri+Ao+Ao-Ro+Ai+Ri-

Ro-RiRoAoAiFIFOctrlAi-STG图使用方法：Ri作为数据有效指示信号，AO

为允许数据存储的触发脉冲，上升沿触发。注意：上面的STG图中，红色为外部的主动信号，蓝色为电路自动转换的信号。35扩展的话题**集成电路内部以CMOS管开关构成的所谓“C元件”C

elementZ

n+1

=

A Z

n

+

B Z

n

+

AB36

AA

„

BA

=

BZ

nZ

n+1

=

扩展的话题**37关于FIFO的一点说明对于在本地时钟同步驱动下的FIFO，较为简单例如：几行Verilog

HDL语言描述但对于高速工作的FIFO如果不想受限于本地时钟频率