第5章、门电路和组合逻辑电路

用以实现基本逻辑运算和复合逻辑运算的单元电路通称为门电路。基本逻辑门电路与门、或门、非门常用门电路与门、或门、非门与非门、或非门、与或非门、异或、同或在电子电路中，用高、低电平分别表示1和0两种逻辑状态。5.1概述1当前第1页\共有185页\编于星期六\13点正逻辑与负逻辑正逻辑：用高电平表示逻辑1，用低电平表示逻辑0负逻辑：用低电平表示逻辑1，用高电平表示逻辑0正负逻辑之间存在着简单的对偶关系，例如正逻辑与门等同于负逻辑或门等。（1表示条件满足、结果发生）ABY000010100111ABY111101011000正与门负或门VAVBVY0V0V0V0V3V0V3V0V0V3V3V3V用正逻辑用负逻辑2当前第2页\共有185页\编于星期六\13点在数字系统的逻辑设计中，若采用NPN晶体管和NMOS管,电源电压是正值，一般采用正逻辑。若采用的是PNP管和PMOS管，电源电压为负值，则采用负逻辑比较方便。今后除非特别说明，一律采用正逻辑。逻辑电平

高电平VH：大于给定电平值的电压范围（2V～5V）

输入高电平VIH

输出高电平VOH低电平VL：小于给定电平值的电压范围（0V～0.8V）

输入低电平VIL

输出低电平VOL3当前第3页\共有185页\编于星期六\13点

高电平和低电平都是对应的一段电压范围，因此在数字电路中，对电子元件、器件参数精度的要求及其电源的稳定度的要求比模拟电路要低。正逻辑015V2V0.8V0V负逻辑015V2V0.8V0V4当前第4页\共有185页\编于星期六\13点VI控制开关S的通、断。S断开，VO为高电平；S接通，VO为低电平。用来获得高、低输出电平的基本开关电路：缺点：功耗比较大。S接通，输出为VOL时，功耗

改进：采用互补开关电路。VI同时控制开关S的通、断。S2断开,S1接通,

VO为高电平;S1断开,

S2接通,VO为低电平。

静态功耗≈0互补开关电路在数字集成电路中广泛应用5当前第5页\共有185页\编于星期六\13点VISVIS理想开关：开关闭合时：R=0V=0开关断开时：R=∞

I=0开关时间：Δt=0

实际使用的开关为晶体二极管、三极管以及场效应管等电子器件。

6当前第6页\共有185页\编于星期六\13点§5.2半导体二极管和三极管的开关作用5.2.1半导体二极管的开关作用二极管的单向导电性，即外加正向电压时二极管导通，外加反向电压时二极管截止。——相当于一个受外加电压极性控制的开关。7当前第7页\共有185页\编于星期六\13点§5.2半导体二极管和三极管的开关特性5.2.1半导体二极管的开关作用二极管的单向导电性，即外加正向电压时二极管导通，外加反向电压时二极管截止。——相当于一个受外加电压极性控制的开关。8当前第8页\共有185页\编于星期六\13点RBEBRCTIBIC＋－UCE+UCCIC(mA)1234UCE(V)36912IB=020A40A60A80A100AQUCC1、放大状态发射结正偏，集电结反偏。5.2.2晶体管的开关作用9当前第9页\共有185页\编于星期六\13点RBEBRCTIBIC＋－UCE+UCCIC(mA)1234UCE(V)36912IB=020A40A60A80A100AQUCCQ1静态工作点Q上升，上升到Q1时，晶体管进入饱和状态。晶体管失去了电流放大作用。2、饱和状态5.2.2半导体三极管的开关特性10当前第10页\共有185页\编于星期六\13点RBEBRCTIBIC＋－UCE+UCCIC(mA)1234UCE(V)36912IB=020A40A60A80A100AQUCCQ12、饱和状态集电结正向偏置5.2.2半导体三极管的开关特性11当前第11页\共有185页\编于星期六\13点RBEBRCTIBIC＋－UCE+UCC饱和状态的特征：晶体管饱和状态的开关作用：当晶体管饱和时，UCE(sat)≈0，发射极与集电极之间如同一个开关接通，其间电阻很小。5.2.2半导体三极管的开关特性12当前第12页\共有185页\编于星期六\13点RBEBRCTIBIC＋－UCE+UCCIC(mA)1234UCE(V)36912IB=020A40A60A80A100AQUCCQ1静态工作点Q下降，下降到Q2时，晶体管进入截止状态。3、截止状态Q25.2.2半导体三极管的开关特性13当前第13页\共有185页\编于星期六\13点RBEBRCTIBIC＋－UCE+UCCIC(mA)1234UCE(V)36912IB=020A40A60A80A100AQUCCQ1Q2晶体管截止状态的开关作用：当晶体管截止时，IC≈0，发射极与集电极之间如同一个开关断开，其间电阻很大。5.2.2半导体三极管的开关特性14当前第14页\共有185页\编于星期六\13点R1R2AF+uccuAtuFt+ucc0.3V三极管的开关特性：5.2.2半导体三极管的开关特性15当前第15页\共有185页\编于星期六\13点总结：数字电路就是利用晶体管的开关作用进行工作的。晶体管时而从截止跃变到饱和，时而从饱和跃变到截止；不是工作在饱和状态，就是工作在截止状态，只是在饱和和截止两种工作状态转换的瞬间才经过放大状态。5.2.2半导体三极管的开关特性16当前第16页\共有185页\编于星期六\13点目前，采用MOS管的逻辑集成电路主要有三类：以N沟道增强型管构成的NMOS电路，以P沟道增强型管构成的PMOS电路以及用PMOS和NMOS两种管子构成互补的CMOS电路。5.3.3MOS管的基本开关电路NMOS反相器17当前第17页\共有185页\编于星期六\13点设：VDD=12V，VGS(th)=2V，VIL=0V，VIH=12VNMOS反相器当Vi=ViL=0V时，VGS=ViL<VGS(th)，MOS管截止，iD=0，输出VO=VDD=VOH当Vi=ViH=12V时，VGS=ViH>VGS(th)，MOS管导通，合理选择VDD和RD，输出VO=VOL为得到足够低的VOL，要求RD很大。在实际电路中，常用另一个MOS管来做负载。18当前第18页\共有185页\编于星期六\13点§5.3基本逻辑门电路在电子电路中，逻辑门电路是由半导体二极管或三极管实现的，在逻辑门电路中，有分立元件电路，也有集成门电路。19当前第19页\共有185页\编于星期六\13点5.3.1分立元件门电路0V3VYABVCC=+5VD13kΩRD2&ABY=A·BVAVBVY0V0V0V3V3V0V3V3VABY00011011电压功能表真值表0.7V0.7V0.7V3.7V00011.二极管与门20当前第20页\共有185页\编于星期六\13点2.二极管或门0V3VABYDD12R3kΩABY=A+B≥1电压功能表VAVBVY0V0V0V3V3V0V3V3V真值表ABY000110110V2.3V2.3V2.3V011121当前第21页\共有185页\编于星期六\13点3三极管非门+Vcc+­T123cbeRcRbViIBICVO电压功能表VIVO0V5V5V0.3V真值表AY0110AY=A1符号22当前第22页\共有185页\编于星期六\13点4.分立元件复合门电路工作原理：（1）当A、B、C全接高电平5V时，二极管D1～D3都截止，而D4、D5和T导通，且T为饱和导通，VL=0.3V，即输出低电平。（2）A、B、C中只要有一个为低电平0.3V时，则VP≈1V，从而使D4、D5和T都截止，VL=VCC=5V，即输出高电平。所以该电路满足与非逻辑关系，即：23当前第23页\共有185页\编于星期六\13点R1R2Y+12V晶体管“非”门“或非”门全“0”出“1”有“1”出“0”“或非”门图形符号A≥1BY二极管或门YD1D2AB0V或非门电路24当前第24页\共有185页\编于星期六\13点分离元件门电路缺点1、体积大、工作不可靠。2、需要不同电源。3、各种门的输入、输出电平不匹配。25当前第25页\共有185页\编于星期六\13点数字集成电路：在一块半导体基片上制作出一个完整的逻辑电路所需要的全部元件和连线。使用时接：电源、输入和输出。数字集成电路具有体积小、可靠性高、速度快、而且价格便宜的特点。TTL型电路：输入端和输出端都采用了三极管结构，称之为:三极管--三极管逻辑电路（Transistor—

Transistor

Logic），简称为TTL电路。5.3.2TTL集成门电路

按照集成度的高低，将集成电路分为以下几类：小规模集成电路：100个以下(元件和连线）(SmallScaleIntegration:SSI)

中规模集成电路：几百个（MediumScaleIntegration:MSI)大规模集成电路：几千个（LargeScaleIntegration:LSI

)超大规模集成电路：一万个以上（VeryLargeScaleIntegration

VLSI

）

26当前第26页\共有185页\编于星期六\13点1、TTL“与非”门电路多发射极晶体管二极管“与”门A＆BYC+5VYR4R2R1T2R3R5T3T4T1T5B1C1ABCABCB1C1R1+5V27当前第27页\共有185页\编于星期六\13点1、任一输入为低电平“0”（0.3V）时“0”不足以让T2、T5导通发射结正向偏置1V+5VYR4R2R1T2R3R5T3T4T1T5B1C1ABC三个PN结导通需2.1V1、TTL“与非”门电路28当前第28页\共有185页\编于星期六\13点+5VYR4R2R1T2R3R5T3T4T1T5B1C1ABCuo1、任一输入为低电平“0”（0.3V）时“0”1Vuo=5-uR2-ube3-ube43.4V——高电平“1”！1、TTL“与非”门电路29当前第29页\共有185页\编于星期六\13点“1”高电位“1”全反偏1V2、输入全为高电平“1”（3.4V）时+5VYR4R2R1T2R3R5T3T4T1T5B1C1ABC截止全导通1、TTL“与非”门电路30当前第30页\共有185页\编于星期六\13点“1”全反偏1V2、输入全为高电平“1”（3.4V）时+5VYR4R2R1T2R3R5T3T4T1T5B1C1ABC全导通饱和VY=0.3V——低电平“0”高电位“1”1、TTL“与非”门电路31当前第31页\共有185页\编于星期六\13点TTL与非门电路&ABY符号：C32当前第32页\共有185页\编于星期六\13点1）电压传输特性2、TTL“与非”门电路的特性电压传输特性是指与非门的输出电压与输入电压之间的对应关系，即，它反映了电路的静态特性。图(a)是电压传输特性的实验电路，图(b)给出了TTL与非门的电压传输特性曲线。(b)特性曲线(a)实验电路33当前第33页\共有185页\编于星期六\13点⑴AB段:当Vi<0.7v时，Vb2<0.7v，T2和T5管截止，T4导通，输出为高电平VoH=Vcc－Vd2－Vbe43.6v，故AB段称为截止区R3R2R1Vcc=+5v(Vo)123123D212313R4130ΩA(VI)T1T5T4T24kΩYVC2Ve21.6kΩ1kΩ0.9V0.2V5V0.2V⑵BC段:当0.7<Vi<1.3v时，T2管的发射极电阻R3直接接地，故T2管开始导通并处于放大状态，所以Vc2和Vo随Vi的增高而线性地降低。但T5管仍截止。故BC段称为线性区。ABCVOVI01233211.4V0.7V5V0.7V2.1V1.4V1.0V1.4V34当前第34页\共有185页\编于星期六\13点⑶CD段:当1.3v<Vi<1.4v时，Vb1=2.1v，使T2和T5管均趋于饱和导通，T4管截止，所以Vo急剧下降为低电平，Vo=VoL=0.1v，故称CD段为转折区。R3R2R1Vcc=+5v(Vo)123123D212313R4130ΩA(VI)T1T5T4T24kΩYVC2Ve21.6kΩ1kΩ>1.4V2.1V1.4V0.7V1VDE⑷DE段:Vi大于1.4v以后，Vb1被箝位在2.1v，T2和T5管均饱和，Vo=Vces5=0.1v,故DE段称为饱和区。AVOVI0123321BC35当前第35页\共有185页\编于星期六\13点（1）输出高电平电压VOH——在正逻辑体制中代表逻辑“1”的输出电压。VOH的理论值为3.6V，产品规定输出高电压的最小值VOH（min）=2.4V。（2）输出低电平电压VOL——在正逻辑体制中代表逻辑“0”的输出电压。VOL的理论值为0.3V，产品规定输出低电压的最大值VOL（max）=0.4V。（3）关门电平电压VOFF——是指输出电压下降到VOH（min）时对应的输入电压。即输入低电压的最大值。在产品手册中常称为输入低电平电压，用VIL（max）表示。规定VIL（max）=0.8V。（4）开门电平电压VON——是指输出电压下降到VOL（max）时对应的输入电压。即输入高电压的最小值。在产品手册中常称为输入高电平电压，用VIH（min）表示。规定VIH（min）=2V。几个重要参数36当前第36页\共有185页\编于星期六\13点（5）阈值电压VTH——电压传输特性的过渡区所对应的输入电压，即决定电路截止和导通的分界线，也是决定输出高、低电压的分界线。VTH又常被形象化地称为门槛电压。其值为1.3V～1.４VVOH（min）=2.4VVOL（max）=0.4VVIL（max）=VOFF=0.8VVIH（min）=VON=2VVTH≈1.４VABCDEVOVI0123321VOHVOH(min)VOLVTHVOffVIL(max)VONVIH(min)VOL（max）37当前第37页\共有185页\编于星期六\13点2）噪声容限电压

2、TTL“与非”门电路的特性由TTL门电路的输出特性曲线可知，TTL门电路的输出高低电平不是一个值，而是一个范围。同样，它的输入高低电平也有一个范围，即它的输入信号允许一定的容差，称为噪声容限。噪声容限示意图38当前第38页\共有185页\编于星期六\13点输入低电平噪声容限：VNL=VOff–VOLmax=0.8V-0.4V=0.4V输入高电平噪声容限：VNH=VOHmin-VON=2.4V-2V=0.4V39当前第39页\共有185页\编于星期六\13点3）TTL门电路的扇出系数NO

2、TTL“与非”门电路的特性门电路根据不同的需要通常都带有不同的负载，门电路输出端典型的负载也是门电路，描述门电路输出端最多所能带的门电路的个数称为门电路的扇出系数，它表示门电路的带负载能力。对于TTL与非门，NO>8。4）TTL与非门传输延迟时间tpd

TTL与非门传输延迟时间示意图导通延迟时间tpd1

——从输入波形上升沿的中点到输出波形下降沿的中点所经历的时间。

截止延迟时间tpd2——从输入波形下降沿的中点到输出波形上升沿的中点所经历的时间。

传输延迟时间tpd是tpd1和tpd2的平均值。即

40当前第40页\共有185页\编于星期六\13点在工程实践中，有时需要将几个门的输出端并联使用，以实现与逻辑，称为线与。3、其他类型的TTL门电路BA&DC&YY1Y2普通的TTL门电路不能进行线与，为此，专门生产了一种可以进行线与的门电路：集电极开路门Y1Y2Y00011011000141当前第41页\共有185页\编于星期六\13点+5VYR4R2R1T2R3R5T3T4T1T5B1C1ABC一般TTL“与非”门电路1）集电极开路“与非”门电路（OC门）42当前第42页\共有185页\编于星期六\13点+5VYR2R1T2R3T1T5B1C1ABCOC门电路无T3、T4晶体管T5集电极开路！1）集电极开路“与非”门电路（OC门）43当前第43页\共有185页\编于星期六\13点+VCC=5VY12312313ABT11.6K4K1KR1T2T5R2R3AYB&集电极开路门（OC门）注意：OC门必须外接合适的负载电阻和电源才能正常工作。RLVCC'ABY001011101110VO=VCC'VO=VCes544当前第44页\共有185页\编于星期六\13点+5VYR2R1T2R3T1T5B1C1ABCOC门电路工作时，T5的集电极（输出端）外接电源U和电阻RL，作为OC门的有源负载。RLUCC集电极开路“与非”门电路（OC门）45当前第45页\共有185页\编于星期六\13点（1）实现线与。电路如右图所示，逻辑关系为:OC门主要有以下几方面的应用：（2）实现电平转换。如图示，可使输出高电平变为10V。（3）用做驱动器。如图是用来驱动发光二极管的电路。+VBA&DC&RLCCYY1Y246当前第46页\共有185页\编于星期六\13点2）三态输出“与非”门电路D+5VYR4R2R1T2R3R5T3T4T1T5B1C1ABE特点：它的输出除出现高电平和低电平外，还可以出现高阻状态。E控制端A、B输入端3、其他类型的TTL门电路

47当前第47页\共有185页\编于星期六\13点D+5VYR4R2R1T2R3R5T3T4T1T5B1C1ABE当控制端E=“1”时：D截止电路处于工作状态。三态输出“与非”门电路48当前第48页\共有185页\编于星期六\13点D+5VYR4R2R1T2R3R5T3T4T1T5B1C1ABE当控制端E=“0”时：D导通输出端处于开路状态。高阻态截止截止三态输出“与非”门电路49当前第49页\共有185页\编于星期六\13点符号功能表&ABYE△三态输出“与非”门的图形符号及功能说明：由于电路结构不同，也有当控制端为高电平时出现高阻态，为低电平时处于工作状态。三态输出“与非”门电路50当前第50页\共有185页\编于星期六\13点１００三态门主要作为TTL电路与总线间的接口电路用途：结论：E1、E2、E3分时接入高电平，总线就会轮流接受各个三态门的输出。公用总线&△E1&△E2&△E351当前第51页\共有185页\编于星期六\13点5．74LS系列——为低功耗肖特基系列。6．74AS系列——为改进肖特基系列，它是74S系列的后继产品。7．74ALS系列——为改进低功耗肖特基系列，是74LS系列的后继产品。TTL集成逻辑门电路系列简介1．74系列——为TTL集成电路的早期产品，属中速TTL器件。2．74L系列——为低功耗TTL系列，又称LTTL系列。3．74H系列——为高速TTL系列。4．74S系列——为肖特基TTL系列，进一步提高了速度。如图示。becbec52当前第52页\共有185页\编于星期六\13点53当前第53页\共有185页\编于星期六\13点TTL与非门举例——74LS0074LS00是一种典型的TTL与非门器件，内部含有4个2输入端与非门，共有14个引脚。引脚排列图如图所示。逻辑功能：54当前第54页\共有185页\编于星期六\13点MOS逻辑门电路是继TTL之后发展起来的另一种应用广泛的数字集成电路。由于它功耗低，抗干扰能力强，工艺简单，几乎所有的大规模、超大规模数字集成器件都采用MOS工艺。就其发展趋势看，MOS电路特别是CMOS电路有可能超越TTL成为占统治地位的逻辑器件。CMOS逻辑门电路是由N沟道增强型MOS管和P沟道增强型MOS管互补而成，通常称为互补型MOS逻辑电路，简称CMOS逻辑电路。

5.3.3CMOS门电路55当前第55页\共有185页\编于星期六\13点一、CMOS反向器VGSN=0V-0V=0V<VGS(th)，TN截止，iD≈0；VGSP=0V-10V=-10V,TP导通，输出VO≈10V。设VDD＞（VGS(th)N+|VGS(th)P|），且VGS(th)=2V，VDD=10V当Vi=10V时,当Vi=0V时，VGSN=10V-0V=10V>VTN，TN导通，VGSP=10V-10V=0V,TP截止,ID≈0;输出VO≈0V。N沟道P沟道1、CMOS反相器的电路结构和工作原理由N沟道增强型和P沟道增强型MOS互补而成56当前第56页\共有185页\编于星期六\13点（4）当5V＜Vi＜8V，

TP逐渐变为截止，

TN导通（5）当Vi＞8V，TP截止，TN导通，输出Vo=0V。

2、电压传输特性：（设:VDD=10V，VGS(th)N=|VGS(th)P|=2V）（1）当Vi＜2V,TN截止,TP导通,输出Vo≈VDD=10V（2）当2V＜Vi＜5V，TN开始导通，TP导通（3）当Vi=5V，两管都导通，Vo=（VDD/2）=5V。CMOS门电路的阈值电压VTH=VDD/2N沟道P沟道57当前第57页\共有185页\编于星期六\13点3、输入噪声容限保证输出高、低电平基本不变（在允许的范围内）的条件下，而允许的输入信号的波动范围称为输入端噪声容限输入低电平噪声容限：VNL=VILmax–VOLmax=0.5V输入高电平噪声容限：VNH=VOHmin-VIHmin=11V-8V=3V0.3V0V12V11V0.8V0V12V8V58当前第58页\共有185页\编于星期六\13点ABVP1VP2VN1VN2+VDDF1、CMOS与非门VP1与VP2并联，VN1与VN2串联；当AB都是高电平时VN1与VN2同时导通VP1与VP2同时截止；输出F为低电平。当AB中有一个是低电平时，VN1与VN2中有一个截止，VP1

与VP2中有一个导通，输出F为高电平。UGS（th）：NMOS为正，PMOS为负。二、其他形式的CMOS门电路59当前第59页\共有185页\编于星期六\13点2、CMOS或非门BVP1VP2VN1VN2+VDDAF当AB中有一个是高电平，VN1与VN2中有一个导通，VP1与VP2中有一个截止，输出F为低电平。当AB都是低电平时，VN1与VN2同时截止，VP1与VP2同时导通；输出F为高电平。UGS（th）：NMOS为正，PMOS为负。VP1与VP2串联，VN1与VN2并联；60当前第60页\共有185页\编于星期六\13点结构特点：组合逻辑电路仅仅由门电路组成，电路中无记忆元件，输入与输出之间无反馈。时序逻辑电路电路中有记忆元件，输入与输出之间有反馈。§5.4组合逻辑电路的分析与设计数字电路按其完成逻辑功能的不同特点，可划分为组合逻辑电路和时序逻辑电路两大类。5.4.1组合逻辑电路特点组合逻辑电路（功能特点）：该电路在任一时刻输出的稳定状态，仅取决于该时刻的输入信号，而与输入信号作用前电路所处的状态无关。时序逻辑电路（功能特点）：任一时刻的输出信号不但取决于当时的输入信号，而且还取决于电路原来所处的状态。61当前第61页\共有185页\编于星期六\13点5.4.1组合逻辑电路的特点§5.4组合逻辑电路的分析与设计组合逻辑电路框图图中表示A1…An表示输入变量，Y1…Ym表示输出变量。输出变量与输入变量之间的逻辑关系可以用逻辑函数表示：

62当前第62页\共有185页\编于星期六\13点=1=1ABSCOCI&≥11CI输出信号S、CO仅仅与输入信号有关系。例如：63当前第63页\共有185页\编于星期六\13点组合逻辑电路逻辑功能的描述：真值表、逻辑函数式、逻辑图、卡诺图如上例：逻辑函数式、逻辑图真值表ABCISCO0000000110010100110110010101011100111111功能全加器64当前第64页\共有185页\编于星期六\13点5.4.2组合逻辑电路的分析方法和设计方法

分析组合逻辑电路,一般是根据已知的逻辑电路,找出其逻辑函数表达式,或写出其真值表,从而了解其电路的逻辑功能有时分析的目的在于检验所设计的逻辑电路是否能实现预定的逻辑功能。分析过程一般包含4个步骤：1、组合逻辑电路的分析方法电路→电路的逻辑功能(真值表)65当前第65页\共有185页\编于星期六\13点例1：组合电路如图所示，分析该电路的逻辑功能。解：（1）由逻辑图逐级写出逻辑表达式。为了写表达式方便，借助中间变量P。ABCAPBPCP66当前第66页\共有185页\编于星期六\13点（2）化简与变换：（3）由表达式列出真值表。（4）分析逻辑功能：当A、B、C三个变量不一致时，电路输出为“1”，所以这个电路称为“不一致电路”。ABCY0000010100111001011101110011111167当前第67页\共有185页\编于星期六\13点分析组合逻辑电路的一般步骤：①用文字或符号标出各个门的输入或输出。②从输入端到输出端逐级写出输出函数对输入变量的逻辑函数表达式，也可由输出端向输入端逐级推导，最后得到以输入变量表示的输出逻辑函数表达式。③用逻辑代数或卡诺图化简或变换各逻辑函数表达式，或列出真值表。④根据真值表或逻辑函数表达式确定电路的逻辑功能。68当前第68页\共有185页\编于星期六\13点例2：分析下图的逻辑功能。

1、由逻辑图写出逻辑式方法：从输入端到输出端，依次写出各个门的逻辑式，最后写出输出变量Y的逻辑式。ABY&G1&G2&G3&G4XY1Y269当前第69页\共有185页\编于星期六\13点例2：分析下图的逻辑功能。

ABY&G1&G2&G3&G4XY1Y21、由逻辑图写出逻辑式G1门：G2门：G3门：G4门：对逻辑式进行化简！70当前第70页\共有185页\编于星期六\13点例2：分析下图的逻辑功能。

ABY&G1&G2&G3&G4XY1Y21、由逻辑图写出逻辑式反演律！71当前第71页\共有185页\编于星期六\13点例2：分析下图的逻辑功能。

ABY&G1&G2&G3&G4XY1Y22、由逻辑式列出逻辑状态表172当前第72页\共有185页\编于星期六\13点例2：分析下图的逻辑功能。

ABY&G1&G2&G3&G4XY1Y22、由逻辑式列出逻辑状态表1173当前第73页\共有185页\编于星期六\13点例2：分析下图的逻辑功能。

ABY&G1&G2&G3&G4XY1Y22、由逻辑式列出逻辑状态表11其余填“0”！0074当前第74页\共有185页\编于星期六\13点例2：分析下图的逻辑功能。

ABY&G1&G2&G3&G4XY1Y23、分析逻辑功能11结论：当输入A、B不同时，输出为“1”；当输入A、B相同时，输出为“0”。 ——“异或”门电路00=175当前第75页\共有185页\编于星期六\13点例3：分析下图的逻辑功能。

&&&ABF11G1G2G3G4G5真值表同或门电路76当前第76页\共有185页\编于星期六\13点5.877当前第77页\共有185页\编于星期六\13点任务要求实现逻辑功能的最简单的逻辑电路分析步骤：5.4.3组合逻辑电路的设计b、定义输入和输出变量的逻辑状态（1和0）。3、选择组成逻辑图的器件类型。可选用小规模集成门电路组成相应的逻辑电路，也可选用中规模集成的常用逻辑器件或可编程逻辑器件等构成相应的逻辑电路。2、根据逻辑状态表写出逻辑表达式；1、进行逻辑抽象。 a、确定输入变量和输出变量。事件的原因为输入变量，事件的结果为输出变量。c、根据逻辑要求，列逻辑状态表；逻辑器件的数目、种类、器件之间的连线都最少。78当前第78页\共有185页\编于星期六\13点任务要求最简单的逻辑电路b、使用中规模集成的常用组合逻辑电路时，需要将逻辑函数变换为适当的形式，以便能用最少的器件和最简单的连线接成所要求的逻辑电路。分析步骤：5、根据化简或变换后的逻辑函数式，画出逻辑图。4、将逻辑函数化简成适当的形式。 a、使用小规模集成的门电路进行设计时，需要将逻辑函数化简成最简形式；3.2.2组合逻辑电路的设计方法79当前第79页\共有185页\编于星期六\13点例：设计三人表决电路（A、B、C）。每人有一个按键，如果同意则按下，不同意则不按。结果用指示灯表示，多数同意时指示灯亮，否则不亮。1、首先指明逻辑符号取“0”、“1”的含义。三个按键A、B、C按下时为“1”，不按时为“0”。输出是Y，指示灯亮是“1”，否则是“0”。2、根据题意列出逻辑状态表、逻辑式、最终画出逻辑图。80当前第80页\共有185页\编于星期六\13点例：设计三人表决电路（A、B、C）。每人有一个按键，如果同意则按下，不同意则不按。结果用指示灯表示，多数同意时指示灯亮，否则不亮。逻辑状态表1）、根据要求列出逻辑状态表81当前第81页\共有185页\编于星期六\13点例：设计三人表决电路（A、B、C）。每人有一个按键，如果同意则按下，不同意则不按。结果用指示灯表示，多数同意时指示灯亮，否则不亮。2）、根据逻辑状态表写出逻辑表达式逻辑状态表82当前第82页\共有185页\编于星期六\13点例：设计三人表决电路（A、B、C）。每人有一个按键，如果同意则按下，不同意则不按。结果用指示灯表示，多数同意时指示灯亮，否则不亮。3）、将逻辑表达式化成最简式用卡诺图化简ABC0001111001ABBCAC83当前第83页\共有185页\编于星期六\13点4）、根据逻辑表达式画出逻辑图。B&AB1Y&C&84当前第84页\共有185页\编于星期六\13点&&AB&C&Y若用与非门实现85当前第85页\共有185页\编于星期六\13点解：设红、绿、黄灯分别用A、B、C表示，且灯亮为1，灯灭为0。结果用Y表示，出故障Y=1，正常Y=0。例2：设计一个监视交通信号灯工作状态的电路。正常工作状态下，红、绿、黄灯必须有一盏、而且只允许有一盏灯点亮。ABCY00010010010001111000101111011111真值表

BCA000111100101010111卡诺图表达式&&&&≥1111ABCY86当前第86页\共有185页\编于星期六\13点与非与非表达式111ABCY&&&&&与或非表达式

BCA000111100101010111111ABC&≥1Y87当前第87页\共有185页\编于星期六\13点在各种数字系统中，有些逻辑电路（编码器、译码器、数据选择器、计数器、加法器等等）经常大量出现，为了使用方便，已经把这些逻辑电路制成了中、小规模集成的标准化集成电路产品，可以直接使用，而不用重复设计这些逻辑电路。下面分别介绍它们的工作原理和使用方法。§5.5常用的组合逻辑电路88当前第88页\共有185页\编于星期六\13点5.5.1加法器两个二进制数之间的算术运算无论是加、减、乘、除，目前在数字计算机中都是化成若干步加法运算进行。因此，加法器是构成算术运算器的基本单元。二进制加法器可以用门电路组成的组合逻辑电路来实现。89当前第89页\共有185页\编于星期六\13点！注意： 二进制的加法运算同逻辑加法运算的含义 不同。前者是数的运算，而后者是逻辑运 算。二进制加法：1+1=10逻辑加法：1+1=190当前第90页\共有185页\编于星期六\13点二进制加法运算的基本规则：（1）逢二进一。（2）最低位是两个数最低位的相加，不需考虑进位。（3）其余各位都是三个数相加，包括加数、被加数和低位送来的进位。（4）任何位相加都产生两个结果：本位和、向高位的进位。91当前第91页\共有185页\编于星期六\13点举例：A=1011,B=1001,计算A+B10111001+01011001192当前第92页\共有185页\编于星期六\13点所谓“半加”，就是只求本位的和，暂不管低位送来的进位数。进位数(C)半加本位和数(S)A + B

半加和0 + 0 = 0 00 + 1 = 0 11 + 0 = 0 11 + 1 = 1 0一、1位加法器1、半加器93当前第93页\共有185页\编于星期六\13点——用组合逻辑电路实现“半加”A B C S0 0 0 00 1 0 11 0 0 11 1 1 01、列出逻辑状态表2、由逻辑状态表写出逻辑表达式一、1位加法器1、半加器94当前第94页\共有185页\编于星期六\13点3、由逻辑表达式画出逻辑电路图（多用“与非”门实现）A1&B1&&S&1C95当前第95页\共有185页\编于星期六\13点A、B相同时为“1”，A、B不同时为0。——“异或”门3、由逻辑表达式画出逻辑电路图（多用“与非”门实现）96当前第96页\共有185页\编于星期六\13点ABS=1AB∑COSC进位输出C&3、由逻辑表达式画出逻辑电路图（多用“与非”门实现）97当前第97页\共有185页\编于星期六\13点当多位数相加时，半加器可用于最低位求和，并给出进位数。第二位以上的相加则会有两个待加数Ai和Bi，还有一个来自前面低位送来的进位数Ci-1。这三个数相加，得出本位和数（全加和数）Si和进位数Ci。这种相加就叫“全加”。2、全加器10111001+010110011ABCS全加半加98当前第98页\共有185页\编于星期六\13点Ai：被加数；Bi：加数；Ci-1：低位的进位；Si：本位和； Ci：进位。2、全加器99当前第99页\共有185页\编于星期六\13点2、全加器图形符号AiBi∑COSiCiCi-1CI100当前第100页\共有185页\编于星期六\13点也可以用两个半加器和一个或门实现。AnBnCn-1Sn00000001101110001111010010111011真值表Cn01111000Sn=AnBnCn-1+

AnBnCn-1+AnBnCn-1

+AnBnCn-1+(AnBn+AnBn)Cn-1=(AnBn+AnBn)Cn-1=SCn-1+S

Cn-1=S+Cn-1S=An+Bn全加器Sn=An+Bn+Cn-1101当前第101页\共有185页\编于星期六\13点AnBnCn-1Sn00000001101110001111010010111011真值表Cn01111000Cn=AnBnCn-1+AnBnCn-1+AnBnCn-1

+AnBnCn-1=(AnBn+AnBn)Cn-1=SCn-1+AnBnCn=SCn-1+AnBn全加器Sn=An+Bn+Cn-1+AnBn（Cn-1+Cn-1）102当前第102页\共有185页\编于星期六\13点COCnAnBnCISnCn-1全加器逻辑符号由半加器及或门组成的全加器S=AB+AB=A+BC=AB半加器：Sn=An+Bn+Cn-1Cn=SCn-1+AnBn全加器半加器半加器AnBnCn-1CnSnSAnBnSCn-1>1C103当前第103页\共有185页\编于星期六\13点二、多位加法器两个多位数相加时，除最低位外，每一位都是带进位相加的，因而必须用全加器。只要依次将低位全加器的进位输出端CO接到高位全加器的进位输入端CI，就可以构成多位加法器了。104当前第104页\共有185页\编于星期六\13点A0B0∑CIS0C0COA1B1∑CIS1C1COA2B2∑CIS2C2COA3B3∑CIS3C3CO例：用4个全加器组成一个逻辑电路来实现两个四位数的二进制的加法运算。(1101)2+(1011)21101101110101011计算结果：1101+1011=11000二、多位加法器105当前第105页\共有185页\编于星期六\13点说明： 这种全加器的任意一位的加法运算，都必须等到低位加法完成送来进位时才能进行。这种进位方式称为串行进位，把这种结构的电路称为串行进位加法器。 串行加法器的缺点是运算速度慢，但电路比较简单，因此在对运算速度要求不高的设备中仍比较多用。二、多位加法器106当前第106页\共有185页\编于星期六\13点例：试用74LS183构成一个四位二进制数相加的电路S0S1S2C3A2

B2A1

B12Ci

2S

1Ci

1S2A

2B

2Ci-11A1B1Ci

-174LS1832Ci

2S

1Ci

1S2A

2B

2Ci-11A1B1Ci

-174LS183S3A0

B0A3

B374LS183是加法器集成电路组件，含有两个独立的全加器。107当前第107页\共有185页\编于星期六\13点

全加器74LS283的管脚图74LS2831

2

34

5

6

7

8161514

13

1211109GNDVCCA3S1A0A1A2S3S0S2B0B2B1B3CICOA3A2A1A0B3B0B1B2CICOS3S2S1S074LS283图形符号108当前第108页\共有185页\编于星期六\13点在数字电路中，所谓编码，就是把若干个0和1按一定规律编排起来组成不同的代码（二进制数）来表示某一对象或信号的过程。一位二进制代码有0和1两种，可以表示两个信号；两位二进制代码有00、01、10和11四种，可以表示四种信号；以此类推，n位二进制代码就有2n个组合，可以表示2n个信号。5.5.2编码器109当前第109页\共有185页\编于星期六\13点目前经常使用的编码器有：普通编码器和优先编码器。普通编码器中，任何时刻只允许输入一个编码信号，否则输出将发生混乱。优先编码器中，允许同时输入两个以上的编码信息。一、普通编码器110当前第110页\共有185页\编于星期六\13点二进制编码器是将某种信号的输入编成二进制代码输出的电路。二进制普通编码器111当前第111页\共有185页\编于星期六\13点2位二进制普通编码器：4个输入，2个输出可列出真值表：I0I1I2I3Y1Y0100001000010000100000011010101100111100110101011110011011110111100011011××××××××××××××××××××××××I0I1I2I3Y0Y1编码器112当前第112页\共有185页\编于星期六\13点

I2I3I0I10001111000×1×1010×××11×

××

×100×××

I2I3I0I10001111000×1×0011×××11×

××

×100×××Y1=I2+I3Y0=I1+I3电路图：I0I1I2I3Y1Y0100001000010000100011011I3I2I1Y0Y1I0113当前第113页\共有185页\编于星期六\13点任何时刻只允许输入一个信号：变量互相排斥的逻辑函数变量互相排斥的逻辑函数真值表可以简化。I0I1I2I3Y1Y01000000100010010100001110000××............1111××输入Y1Y0I000I101I210I311Y1=I2+I3Y1=I2+I3Y0=I1+I3Y0=I1+I3114当前第114页\共有185页\编于星期六\13点例： 将I0、I1、I2、I3、I4、I5、I6、I7八个输入信号编成对应的二进制代码输出。1、确定二进制代码的位数因为输入有八种信号，所以用3位二进制代码输出（2n=8，n=3）。这种编码器通常称为8/3线编码器。3位二进制普通编码器8线-3线编码器框图115当前第115页\共有185页\编于星期六\13点2、列编码表编码表是把待编码的八个信号与对应的二进制代码列成表格。这种对应关系是人为设定的。不唯一。因为普通编码要求每次只能输入一个编码信号，故状态表中只能出现这些输入变量的取值组合，其他的取值组合是不可能出现的，即它们对应的最小项为无关项。这组输入变量为约束变量。116当前第116页\共有185页\编于星期六\13点3、由编码表写出逻辑表达式利用无关项化简117当前第117页\共有185页\编于星期六\13点4、由逻辑式画出逻辑图Y2≥1Y1≥1≥1Y0I7I6I5I3I4I2I1用与或门实现118当前第118页\共有185页\编于星期六\13点4、由逻辑式画出逻辑图＆Y2＆Y1＆Y0用与非门实现1I11I21I31I41I51I61I7119当前第119页\共有185页\编于星期六\13点优先编码器中，允许同时输入两个以上的编码信息。不过在设计优先编码器时已经将所有的输入信号按优先顺序排了队，当几个输入信号同时出现时，只对其中优先权最高的一个进行编码。下面对74LS148系列集成优先二进制编码器的工作原理进行介绍。二、优先编码器120当前第120页\共有185页\编于星期六\13点74LS148优先编码器有9个输入和5个输出，且均以低电平作为有效信号。8线-3线74LS148优先编码器框图8线-3线74LS148优先编码器121当前第121页\共有185页\编于星期六\13点74LS148优先编码器8线-3线74LS148优先编码器逻辑图11＆＆1111111111＆≥1＆≥1＆≥1基本电路122当前第122页\共有185页\编于星期六\13点8线-3线74LS148优先编码器逻辑图74LS148优先编码器11＆＆1111111111＆≥1＆≥1＆≥1控制电路：控制编码器的工作状态扩展编码功能123当前第123页\共有185页\编于星期六\13点74LS148功能表1、在EI=0时，编码器工作，并允许同时有多个输入端为低电平，即有输入信号。EI=0时，编码器不工作。124当前第124页\共有185页\编于星期六\13点2、I7的优先权最高，I0的优先权最低。即当I7=0时，无论其它输入端有无输入信号（表中以×表示），输出端只给出I7的编码，以此类推。74LS148功能表125当前第125页\共有185页\编于星期六\13点3、表中的3种输出组合“111”，可以由EO、GS的状态加以区别。74LS148功能表126当前第126页\共有185页\编于星期六\13点例：用两片74LS148接成16线-4线优先编码器。将A0~A1516个低电平输入信号编为4位二进制代码。其中A15的优先权最高，A0的优先权最低。127当前第127页\共有185页\编于星期六\13点74LS148(1)74LS148(2)74LS148(2)的输出74LS148(1)的输出128当前第128页\共有185页\编于星期六\13点用两片74LS148接成的16线-4线二进制优先编码器逻辑图129当前第129页\共有185页\编于星期六\13点5.5.3译码器译码和编码的过程相反。编码是指将某种信号或十进制数（输入）编成二进制代码（输出）；译码是将二进制代码（输入）按其编码时的原意译成对应的信号或十进制数码（输出）。130当前第130页\共有185页\编于星期六\13点一、3-8线译码器3-8线译码器是一种全译码器（二进制译码器）。全译码器的输入是一组二进制代码，输出是一组与输入代码一一对应的高（低）电平。3线-8线译码器3线-8线译码器框图131当前第131页\共有185页\编于星期六\13点一、3-8线译码器根据3-8线译码器的逻辑功能可以列出它的逻辑真值表132当前第132页\共有185页\编于星期六\13点一、3-8线译码器根据真值表可以写出逻辑函数式133当前第133页\共有185页\编于星期六\13点一、3-8线译码器根据逻辑函数式可以画出3-8线译码器的逻辑图3-8线译码器的逻辑电路原理图134当前第134页\共有185页\编于星期六\13点74LS1383线-8线译码器74LS138是用TTL与非门组成的3线-8线译码器。74LS1383线-8线译码器74LS1383线-8线译码器框图135当前第135页\共有185页\编于星期六\13点74LS1383线-8线译码器74LS138的逻辑电路图74LS1383-8线译码器的电路原理图136当前第136页\共有185页\编于星期六\13点74LS1383线-8线译码器功能表137当前第137页\共有185页\编于星期六\13点74LS1383线-8线译码器功能表138当前第138页\共有185页\编于星期六\13点【例】试用两片74LS138组成4-16线译码器，将输入的4位二进制代码译成16个独立的低电平信号。例题的逻辑图分析：

由74LS138的逻辑功能表5.5.2可知，控制端、时译码器才能工作，否则译码器不工作。因此，可以用第4个代码输入端作为高位端，通过该端的状态分别控制两片74LS138芯片的工作状态。

139当前第139页\共有185页\编于星期六\13点【例】试用两片74LS138组成4-16线译码器，将输入的4位二进制代码译成16个独立的低电平信号。例题的逻辑图分析：

由74LS138的逻辑功能表5.5.2可知，控制端、时译码器才能工作，否则译码器不工作。因此，可以用第4个代码输入端作为高位端，通过该端的状态分别控制两片74LS138芯片的工作状态。

140当前第140页\共有185页\编于星期六\13点用译码器设计组合逻辑电路例：试用3线-8线译码器74LS138设计一个多输出的组合逻辑电路。输出的逻辑函数式为：141当前第141页\共有185页\编于星期六\13点分析：当S1=1，S2+S3=0（即译码器处于工作状态）时，若将A0、A1、A2作为输入逻辑变量，则8个输出端给出的就是这3个输入变量的全部最小项m0~m7。利用附加的门电路将这些最小项适当地组合起来，便可实现任何形式的三变量组合逻辑函数。74LS138142当前第142页\共有185页\编于星期六\13点解：将给出的逻辑函数表达式写成最小项之和的形式143当前第143页\共有185页\编于星期六\13点解：画出逻辑电路图144当前第144页\共有185页\编于星期六\13点二进制代码(机器代码)译码特定的输出信号控制数码显示器，直观地显示数字量。译码显示系统：二-十进制数码显示译码器数码显示器二、显示译码器145当前第145页\共有185页\编于星期六\13点数码显示器结构字形重叠式：分段式：点矩阵式：辉光数码管荧光数码管半导体显示器—七段显示器液晶显示器数码显示器146当前第146页\共有185页\编于星期六\13点常用的：七段显示器—用七个发光字段来构成09十个数字。abcdefg每个发光字段是一个发光二极管（PN结）：

磷砷化镓（GaAsP)147当前第147页\共有185页\编于星期六\13点七段显示器：显示数字情况abcdfg09

abcdefg1

01100002

1101101e0

11111103

1111001401100119

11110118

1111111148当前第148页\共有185页\编于星期六\13点74LS4812345678161514131211109输入输入输出：接七段显示器甩空（用于测试）74LS48：BCD—七段译码器/驱动器管脚图149当前第149页\共有185页\编于星期六\13点

0001

0110000

0010

1101101

00001111110DCBAabcdefg09

(8421)

0011

1111001

01000110011

01011011011

01101011111

1000

1111111

10011111011

01111110000abcdfge74LS48功能表150当前第150页\共有185页\编于星期六\13点74LS48与七段显示器的连接：（共阴极）译码显示系统：bfacdegbfacdegDCBA74LS48(高)(低)151当前第151页\共有185页\编于星期六\13点“1”•••

ab•••g

共阴极七段显示器工作示意图：152当前第152页\共有185页\编于星期六\13点5.5.4数据选择器作用：从一组(几路)数据中选择一路信号输出。数据选择器又称多路开关。选择端输入数据输出数据功能示意图:D3D2D1D0YA1A0数据选择器地址代码端153当前第153页\共有185页\编于星期六\13点A1A0D3D2D1D0Y选择端输入数据输出数据S使能端2选1：A08选1：A2A1A04选1：A1A0逻辑关系输入控制端输入数据：输出：

Y=Di。使能端

S:选择端（输入地址代码）输出控制D3D2D1D0;D7D6D5D4D3D2D1D0；154当前第154页\共有185页\编于星期六\13点一、数据选择器的工作原理以4选1数据选择器为例介绍数据选择器的工作原理。

155当前第155页\共有185页\编于星期六\13点例：四选一数据选择器输出逻辑表达式：输入4个D0,D1,D2,D3，输出1个Y，需要2个数据选择控制端A1,A0根据要求，可列出真值表：（S为控制端，S=1时工作）也经常把A1A0叫作地址输入端简化SA1A0Y0××100101110111SA1A0D3D2D1D0Y0××××××100×××0100×××1101××0×101××1×110×0××110×1××1110×××1111×××0100101010D0D1D2D3156当前第156页\共有185页\编于星期六\13点逻辑图：DA0123D10ADDY≥1&11111S控制端数据输入端地址输入端157当前第157页\共有185页\编于星期六\13点74LS153是一种集成的双4选1数据选择器1、74LS153有两个完全相同的4选1数据选择器。2、两个数据选择器有公共的地址输入端，而数据输入端和输出端各自独立。3、给定不同的地址代码（A0A1的状态组合），即可从4个数据中选出所要的一个，送到输出端Y。10D12D22S1和S2是附加控制端，用于控制电路的工作状态和扩展功能。158当前第158页\共有185页\编于星期六\13点输出的逻辑表达式：74LS153的逻辑图159当前第159页\共有185页\编于星期六\13点74LS153的功能图输出的逻辑表达式：使能端选择端输出端A1A0Y00

0D000

1D101

0D201

1D31

0禁止状态单个4选1数据选择器的功能图160当前第160页\共有185页\编于星期六\13点74LS153管脚图选择端选择端