7段数码显示译码器设计

完美.格式.编辑附表1:广州大学学生实验报告如16年4月28日开课学院及实验室：物理与电子工程学院如16年4月28日7段数码是纯组制BCD码译码，然而输入仍7段数码是纯组制BCD码译码，然而输入仍输出码代表数据进制的，为了满足1601111110…000100001101利用译码程序在匕 0C1O101101122、实验步骤：、 0CH10011113010011001X0401011101101501101111101601110000111710001.1111L1810专业.资料整理整理101111910101110111A10111111100B二、实验内容：1、实验原理:合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进数字系统中的数据处理和运算都是2进制的，所以输出表达都是16译码显示，最方便的方法就是FPGA/CPLD中来实现。学院物电年级、专业、班姓名Jason.P学号实验课程名称EDA技术实验成绩实验项目名称7段数码显示译码器设计指导教师一、实验目的:学习7段数码显示译码器设计；学习VerilogHDL的多层次设计方法。完美.格式.编辑表4-17表4-17段译码器真值表图4-1共阴数码管及其电路（1）首先按7段译码器真值表，完成7段BCD码译码器的设计。作为7段BCD码译码器，输出信号LED7s的7位分别接如图4-1数码管的7个段，高位在左，低位在右。例如当LED7s输出为“1101101”时，数码管的7个段：g、f、e、d、c、b、a分别接1、1、0、1、1、0、1；接有高电平的段发亮，于是数码管显示“5”。（2）设计该译码器，在QuartusII上对其进行编辑、编译、综合、适配、仿真，给出其所有信号的时序仿真波形（提示：用输入总线的方式给出输入信号仿真数据）。引脚锁定及硬件测试。建议选实验电路模式6，用数码8显示译码输出，键8/7/6/5四位控制输入，硬件验证译码器的工作性能。aTbpoolcoolXooioX0011XoiooX（hoiX0110「oiii~XiodoYiooiXioioXio”X“opfiioiXX1111YmpX0001le0叫Hoe 3尸,照图4-27段译码器仿真波形（3）将设计加入4位二进制计数器，经上面设计的16进制7段译码器显示。clockOrslOenaOcoutOclockOrslOenaOcoutO专业.资料.整理完美.格式.编辑图4-3计数器和译码器连接电路原理图三、实验HDL描述：计数器：moduleadder(CLK,RST,EN,LOAD,COUT,DOUT,DATA);inputCLK,EN,RST,LOAD;input[3:0]DATA;output[3:0]DOUT;outputCOUT;reg[3:0]Q1;regCOUT;assignDOUT=Q1;always®(posedgeCLKornegedgeRST)//CLK上升沿、RST下降沿触发beginif(!RST)Q1<=0;//RST为低电平时，Q1为0elseif(EN)begin//EN为高电平时，执行下步if(!LOAD)Q1<=DATA;//LOAD为低电平时Q1=DATAelseif(Q1<15)Q1<=Q1+1; //Q1<15，计数加1专业.资料.整理完美.格式.编辑elseQ1<=4'b0000;end//Q1为其他值，计数置0endalways@(Q1)//Q1为//Q1为15,COUT=1,否则为016进制7段译码器：moduleDECL7S(A,LED7S);input[3:0]A;output[6:0]LED7S;reg[6:0]LED7S;always@(A)case(A)4,b0000:LED7S<=7'B0111111;4,b0001:LED7S<=7'B0000110;4,b0010:LED7S<=7'B1011011;4,b0011:LED7S<=7'B1001111;4,b0100:LED7S<=7'B1100110;4,b0101:LED7S<=7'B1101101;4,b0110:LED7S<=7'B1111101;4,b0111:LED7S<=7'B0000111;4,b1000:LED7S<=7'B1111111;4,b1001:LED7S<=7'B1101111;4,b1010:LED7S<=7'B1110111;4,b1011:LED7S<=7'B1111100;4,b1100:LED7S<=7'B0111001;4,b1110:LED7S<=7'B1111001;4,b1111:LED7S<=7'B1110001;专业.资料.整理完美.格式.编辑default:LED7S<=7'B0111111;endcaseendmodule四、仿真结果:田A国LEDTSUIB011田A国LEDTSUIB0111011灿口口］7^.口口11*11口11口1工1111口总piiiiiiLI口11"a11D11~"；；।J।I।।II!；~।~~；；［IOCUlOOL^llOOOljr I-IlliIIIIIlliIIIlliII7段数码显示译码器仿真测试结果BIBBEU।UBIBBEU।UIE।CLEENL0AUBST□DATA国LOUTCOUT计数器仿真测试结果含异步清零和同步时钟使能的加法计数器，CLK为上升沿时，DOUT计数(EN=LOAD=RST=1)；EN为低电平时DOUT保持当前数值(LOAD=RST=1)；EN为高电平且CLK为上升沿时触发DOUT计数(LOAD=RST=1)。LOAD为低电平且CLK为上升沿时，DOUT置为DATA值(EN=RST=1)。RST为低电平时，DOUT置为0，与CLK是否为上升沿无关。DOUT值计满15时COUT置1，DOUT为其他值时COUT为0。专业.资料.整理

完美.格式.编辑国datiioooo0011Xooooeon^iiiu:|fooboiioXToiioujfTooiniyiTToooTcout0000Tool完美.格式.编辑国datiioooo0011Xooooeon^iiiu:|fooboiioXToiioujfTooiniyiTToooTcout0000Tool^000011001001(0000110>101101OOOC1001111)计数器和译码器连接的电路，led的译码输出和真值表相符合。en为低电平且clock为上升沿时led保持，en为高电平且clock为上升沿时led显示的数字加一。load为低电平且clock为上升沿时，led显示data的数值。rst为低电平时，led显示数字0，与clock上升沿时间无关。Led显示到数字15时cout为1，led显示其他数值时，cout为0。五、引脚锁定:ToAssignmentNameValueEnabled1clockLocationPIN」52Yes2〜coutLocationPIN_76Yes3l^enaLocationPIN_51Yes4LED75[0]LocationPIN_139Yes5•_zLED75[l]LocationPIN」42Yes6LED75[2]LocationPIN」43Yes7LED75[3]LocationPIN」44Yes8LED75[4]LocationPIN」45Yes9LED75[5]LocationPIN」46Yes10LED75[6]LocationPIN」59Yes11_x-rstLocationPIN_50Yes专业.资料.整理完美完美.格式.编辑六、硬件测试结果:模式6：7en（键8控制）为低电平，保持显示数字3计数满15(显示为模式6：7en（键8控制）为低电平，保持显示数字3计数满15(显示为F)LED-D8(cout)亮rst（键7控制）为低电平，清零七