可编程逻辑器件设计技巧

可编程逻辑器件设计技巧1.什么是.scf？答：SCF文件是MAXPLUSII的仿真文件,可以在MP2中新建.用Altera_Cpld作了一个186（主CPU）控制sdram的控制接口,发现问题：要使得sdram读写正确,必须把186(主CPU)的clk送给sdram,而不能把clk经cpld的延时送给sdram.两者相差仅仅4ns.而时序通过逻辑分析仪测试没有问题.此程序在xilinx器件上没有问题.这是怎么回事？答：建议将所有控制和时钟信号都从PLD输出,因为SDRAM对时钟偏移(clockskew)很敏感,而Altera的器件PLL允许对时钟频率和相位都进行完全控制.因此,对于所有使用SDRAM的设计,Altera的器件PLL必须生成SDRAM时钟信号.要利用SDRAM作为数据或程序存储地址来完成设计,是采用MegaWizard还是Plug-InManager来将一个PLL在采用QuartusII软件的设计中的顶层示例？可以选择创建一个新的megafuntion变量,然后在Plug-Inmanager中创建ALTCLKLOCK(I/P菜单)变量.可以将PLL设置成多个,或是将输入划分开来,以适应设计需求.一旦软件生成PLL,将其在设计中示例,并使用PLL的“Clock”输出以驱动CPU时钟输入和输出IP引脚.在max7000系列中,只允许有两个输出使能信号,可在设计中却存在三个,每次编译时出现“deviceneedtoomany[3/2]outputenablesignal”.如果不更换器件（使用的是max7064lc68）.如何解决这个问题？答：Eachoftheseuniqueoutputenablesmaycontrolalargenumberoftri-statedsignals.Forexample,youmayhave16bidirectionalI/Opins.Eachofthesepinsrequireanoutputenablesignal.Ifyougroupthesignalsintoa16-bitbus,youcanuseoneoutputenabletocontrolallofthesignalsinsteadofanindividualoutputenableforeachsignal.（参考译文：这两个独特的输出使能中每个都可能控制大量三相信号.例如,可能有16个双向I/O引脚.每个引脚需要一个输出使能信号.如果将这些信号一起分组到一个16位总线,就可以使用一个输出使能控制所有信号,而不用每个信号一个输出使能.）关于vhdl的问题：process(a,b,c)begin…endprocess;如果a、b、c同时改变,该进程是否同时执行三次？答：PROCESSSTATEMENTS中的执行跟逻辑有关系,假如是同步逻辑,则在每次时钟的触发沿根据A,B,C的条件来执行一次；假如是异步逻辑,则根据判断A、B、C的条件来执行.一般我们都推荐使用同步逻辑设计在设计最初,由于没有将时钟信号定义在全局时钟引脚上,导致MAXPLUSII在时间分析时提示错误：（时钟偏斜加上信号延迟时间超过输入信号建立时间）.全局时钟引脚的时钟信号到各个触发器的延时最小,有没有可能通过编译软件设置,将普通I/O脚上的时钟信号也经过芯片内部的快速通道以最小的延迟送到每个触发器时钟引脚？答：youcanregisterthatsignalandassignitastheglobalsignal,bythestepflow:assign->logicoption->Individuallogicoptions->Globalsignal.Butyou'dbetterinputtheclocksignalthroughthededicatedinputpin.（参考译文：可以寄存这个信号,并将它指定为全局信号,步骤如下：指定—>逻辑选项—>个别逻辑选项—>全局信号.但是,最好通过专用输入引脚输入时钟信号.）用MaxplusII软件设计完后,用DelayMatrix查看延迟时间.由于内部触发器的时钟信号用了一个输出引脚的信号,譬如将一引脚ClkOut定义为Buffer,Clkout是一时钟信号,然后反馈到内部逻辑,内部逻辑用此信号作为时钟信号,但用DelayMatrix,却查看不到一些信号相应于ClkOut的延迟,因为ClkOut是一Output引脚,在DelayMatrixsource一栏中没有ClkOut信号,如何解决这个问题？预答：犯这种察做法岗在逻墓辑设逗计中府称为爱GA滨TE戚C知LO炎CK痒,脊所劲谓G遇AT费E灭CL为OC喝K就简是将营设计差中的好组合壳逻辑锯结果兄拿来米做时芬钟信宅号,阅织这是贵一种挡异步扭逻辑店设计染.皆现在久都推歉荐使缘用同仙步逻久辑设买计方艰法.越可趟以将产该信短号(律CL荒KO义UT呢)拿椅来作尾使能担信号例,估即家EN膨AB辈LE幸信号也,降而何时钟慰信号云还是段采用确原来晓的统沃一时趣钟,击右使设累计用核尽量生少的旋同步释时钟他,剖这坝样一傍来就郊还是呀用D贤EL币AY横M松AT辫RI屈X来究分析怜原有东的时个钟.结柿我是式一个垦ep财ld讽的初糊学者摆,畏目前箩看到宗xi计li举nx私的V退ir铁te雅x-森II种中嵌乌入大崇量的稳资源弟如：提po贩we耗rp细c、请ra弦m等适,所究竟街如何丛在f左pg算a中窜使用妇这些腔资源与？梳答：尖Xi桂li异nx动V猾ir球te袜x-各II辫中嵌狼入的听资源诸非常锤丰富悔,执如B尾lo应ck丰RA探M、漏Di耐gi范ta芦l惩Cl摊oc梁k五Ma盖na垒ge统r、加On就-c幅hi携p雕te破rm开in姻at句io根n等污等.尾I谈SE严4锣.2随i软池件完会全支迷持这将些资牙源.抢可川以举胳出单陡元库考中相名应基扮本数娱据的颗实例返.肆Xi冒li悔nx蒙C西or录e世Ge馋ne烟ra傲to纵r中还也还检支持振Bl子oc故kR炕AM手等特洒性.谅至牢于P破ow瓦er护PC嘴和M墨GT把设计锹,铸可以盯使用惰Vi感rt杯ex闲-I逮I规Pr圾o开逢发者磁套件怀.塘族在设蜻计中垄,龙往往念需要哲对某骂个信挨号做夹一定醒（任抽意长战）的偏延时饭,东有没源有好足的方渡法来枪实现露？而予不是滥采用项类似贞移位逼寄存踩器的鸦方法宁来延决时.蛮类答：额使用斯移位批寄存玩器在农FP马GA燃中对乐信号金进行栗延时肿是一灿种好狂方法盾.库Xi惨li晌nx稳V偏ir躬te插x架酸构中牢每个慎对照弦表(今LU制T)浇都能帆够设酱置成旨为具蚕有可流编程今深度蜡(最登多为周16侧)的剃移位帽寄存在器.欣这厘就提件供了饱一种存高效正的途因径来贤在F玻PG仰A中亭实现量移位铲寄存埋器.解无息须使恩用触职发器衔就可禽以实边现一冒个1谣6位惭寄存落器.视作杰为一涝个好逢的设兴计习琴惯,挡任亭何情析况下矿都不税要通蔑过闸逃延迟奴来实堤现延宅迟逻粉辑.徐得IS柏E中面的P苗AD真T秒O班PA呆D鞋CO亭NS勒TR司AI塌NT妻是费否是方包括狠输入株输出次的p季ad握时延诞之和振再加病上输搁入输罢出之叮间的脉组合钻逻辑客的时碌延？拜还是唱只是丰输入葵输出循之间沃的组岔合逻码辑的芳时延尺？政答：无Xi逗li熊nx罗P轿AD齿-t蛙o-眠PA舟D经co肚nt极ra弹in婶t的氏确涉控及到惯输入昼输出纪PA捡D时宣延.索这漫从布盼局后钩时序愤报告停中可塑以看逝出.吧默由于央现在泛的设汤计基杆本上都都是番同步拴设计嗓,秒那么放PA纹D边TO振P返AD泊C帅ON泰ST娱RA槐IN闲T量在什阀么情桶况下出使用旨？身答：祖虽然抢现今圈多数临设计虚都是丑完全退同步持,驶但仍种有一州些情奥况需封要从泻一个赚输入嫩引脚碎到另好一个早输出示引脚输的纯导粹组升合路掠径.车因滔此,支仍农然需调要P田AD煎-t堪o-腹PA芳D填co乎ns卷tr务ai艳nt非控制炼这些场路径吴的时和延.册耐如何乱在I乏SE若中泼看到撒PA并D伶TO瓣P绝AD选的稳布线绣情况螺？烧答：郊通常脉不必挂在意肤信号鞠在F灾PG虏A内直的路窗线,施只犯要它蔑涉及哑到时兰序问月题.岗这医种工构具将摸对以央优化羊的方念式对仰设计搅进行暖路由告.吸如果貌希望径检查凭具体迎路由残,北可以贿使用烛Xi循li醒nx骄F防PG遵A部Ed芦it递or炊,莫它包左含在雄IS括E4众.栏2i村软件岭中.纪宽在X斯il利in贯x音Fo供un循da泊ti遥on雪3体.店1i秒下用尘JT谊AG摸P忘RO寺GR维AM锤ER角下载知程序碎到芯证片中棉,顶可是民总是援出现企如下纠错误狠：I壮f疑th期e诊se梅cu循ri千ty弱f垂la劣g迈is为t摧ur添ne皆d刃on灰i榴n倚th限e吓bi桑ts森tr颈ea踪m,竖占pr挺og寻ra盖mm德in诵g缩st秤at士us想c狡an床n根ot省b唱e役co垮nf诸ir切me抱d;松ot委he芬rs奖,缘p竟ro敏gr双am扩mi庆ng掌t沃er换mi冶na宏te敏d漫du锈e锋to危e往rr吵or召.检测派量电蹈路信海号,杯没钩有相岔应的携波形挽,分显然测下载寇没有物成功任.在所用误的芯援片是停：X拘il蒙in孕x垒Sp今ar彻ta步n2锁X阶C2染S5补0T坚Q1目44勤.付怎么率解决服？迹答：蹦Th董is乘i宵s营a击se环cu喝ri鸦ty引f袖ea畏tu秒re抄.皆B呜y船di踪sa谨bl屈in披g箱re壳ad雀ba净ck征,滔t曾he直c符on腥fi扇gu绢ra银ti样on戏d枣at惧a效ca尊nn薪ot狗b投e扎re乔ad训b腊ac贴k牛fr侮om耗t寇he未F码PG杜A.耽辨Th醉is沸p茎re粮ve汪nt讽s据ot号he舒r桐s表fr辆om须p悼ir沟at唱in额g趁yo绒ur宣i欢nt润el毯le圈ct喇ua纠l送pr炎op醒er钟ti佣es匹.没Y啄ou白c手an到e蛛na率bl樱e绪or芹d程is榨ab济le忘t竹hi艺s遵fe欲at孩ur罢e佣du碰ri探ng介b甚it堆st梳re艺am早g某en纳er皱at皇io肆n.戴勺Th恶e岗pr斧op狠er等w择ay捧t国o惧de尝te央rm迎in谣e筒if蛾t吗he茫c竹on饥fi丸gu板ra都ti灾on损i夺s鹿fi歇ni银sh掘ed水w皂it慧ho乓ut源e番rr严or昌i览s机to减c邮he遍ck轧t仿he迷s赴ta搂tu绣s股of励t卫he弱D踪ON铅E碧pi炕n骂on率t澡he谱F允PG管A.阴然DO浆NE造p第in值s秒ho返ul胀d临go痛es引h俯ig呀h膨if揉t驴he母b绢it端st离re毁am楚i源s架re盟ce亭iv武ed复c淋or演re踩ct暂ly碗.禾A方ls漆o,慨结si草nc秧e区yo扫u嗓ar埋e急us哈in降g悠JT赞AG咱c裳on漠fi瑞gu最ra汽ti置on捉,巷p冻le去as它e启ma狡ke轮s育ur捎e汇yo弱u梯ha惊ve最s升el热ec惑te奏d旨JT剪AG盼c口lo岂ck格(该no裂t我CC没lk畅)岸as薯y绪ou惧r基St恋ar晒tu犬p刻cl砌oc词k倍du反ri疫ng恋b丸it轨st搭re竟am违g秃en拒er塔at乏io胸n.佣兄（参跨考译句文：叙这是隆保密智功能额.拾通过仪禁用族回读授,渡配置亭数据洒不能串从F渣PG霸A回戏读.抗这佳可以痕防止仪其他厅人盗捷用你算的成说果.示在兵生成喂位元荡流过累程中指,校可以巡启用后或禁絮用这蒸个功放能.袜绪确定掉配置发是否私准确凉无误扮地完梦成,笔适刚合的栽方法暴就是损检查滨FP名GA复上D愉ON梯E引挑脚的瑞状态员.晌如果西正确潜地接锄收了及位元买流,党则是DO淡NE禾引脚骄将会幸升高蹦.什而且许,息既然蜻使用神JF瓦AG苗配置汪,辉就要蒙确保锦在生忆成位山元流叔过程麦中,也已嘴经将狸JG束AG须时钟皇(而输不是醋CC妨lk牛)选赌作了娱St屋ar糖tu泊p时么钟.草）菜Xi淹li姥nx牙V泪ir六te商x架悟构中弦每个录对照浮表(啦LU壶T)祸都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RCHOFEXERCISE2ISSIGNALTEM:STD_LOGIC;BEGINTEM<=PIN50ANDPIN51;PIN8<=TEM;ENDEXER2_ARCH;和如下的程序有何区别？ARCHITECTUREEXER2_ARCHOFEXERCISE2ISBEGINPIN8<=PIN50ANDPIN51;ENDEXER2_ARCH;答：IfPIN8isdeclaredinyourportlist,the2examplesareidentical.Fromahardwaredesign'sperspective,youcanthinkofavhdl"signal"asanelectricalsignal.Sobasicallyyoucandeclareeveryobjectas"signal".>Fromasimulation'sperspective,thereisafundamentaldifferencebetween"signal"and"variable"invhdl.Avariableisnothingmorethananobjectthatholdsavalue.Avariableassignmentoccursinstantlyinavhdlsimulation.Also,avariablecanonlyexistwithinaprocess,soitcannottransfervaluesacrossprocesses.Asignal,ontheotherhand,hasahistoryofvalues.Wheneverasignalassignmentoccurs,thevhdlsimulatorschedulesaneventtoupdatethesignalvalueafteracertainperiodofsimulationtime-thesignaldoesnotgetthisnewvalueinstantlyinthesimulationtimedomain.Also,asignalcanexistsoutsideprocesses.Soundscomplicated,butformostofthetimeyoucansimplyusevhdl"signal"inyourhardwaredesign.（参考译文：如果在端口表中声明了PIN8,这两个示例是一样的.从硬件设计的角度看,可以将vhdl"signal"视为电子信号.因此,基本上可以将每个对象声明为“signal”.从仿真角度看,vhdl中的"signal"与"variable"是根本不同的.变量只不过是拥有值的对象.变量分配即时出现在vhdl仿真中.而且,变量只能存在于一个过程内,因此它不能通过过程来传递值.另一方面,信号有多个值.不论何时分配信号,vhdl仿真都会在某个仿真时段安排一个事件来更新信号的值.在仿真时域里,信号不会立即获得这个新的值.而且信号可以存在于过程之外.听起来好象有点复杂,但大多数时候,在硬件设计中可以只使用vhdl"信号".）如果输入时钟必须经过一段组合逻辑(比如需要进行时钟选择,可选外部或内部时钟),那么在DFF使能端加控制是无法解决的,有什么更好的方法?答：AsimpleansweristousetheBUFGMUXresourceinXilinxVirtexIIdevices.TheBUFGMUXisactuallyaglobalclockbufferinVirtexIIwhichincoporatesasmartmuxtoswitchbetween2clocksources.Moreimportantly,theBUFGMUXguaranteesglitch-freeswitchingbetweenthese2clocks,eventhoughtheselectsignalchangesasynchronously.（参考译文：简单的方法是使用XilinxVirtexII器件上的BUFGMUX资源.BUFGMUX实际上是VirtexII中的全局时钟缓冲,VirtexII将智能mux与2个时钟源之间的切换相结合.更为重要的是,即使选择信号更改不同步,BUFGMUX也能保证这两个时钟之间的无干扰切换.）用Altera器件设计一个电路,外挂一同步存储器件.逻辑设计和存储器件的时钟是相同的,但由于时钟信号带负载能力较差,只能接一个负载,所以将时钟信号接在可编程器件上,而用内部赋值语句将时钟信号赋值给某一引脚,此引脚信号再接到存储器件的时钟引脚,但这样存在一个问题：存储器件的读写信号相对于Altera器件上的时钟信号有延迟,存储器件的时钟信号相对于Altera器件上的时钟信号也有延迟,这样存储器件的时钟信号与读写信号之间的时间差难以控制,极有可能不满足存储器件的Setup/hold时间,有什么好的方法解决此问题？答：可以利用ALTERA器件中的PLL来精确控制延时.ALTERA中的PLL是一个真正的模拟锁相环,它可以提供精确的时钟频率合成与相位延时的细微调整.可以将时钟信号按照你的要求进行延迟调整.假如采用的器件没有PLL的话,那么可能需要在逻辑内部来做一些延时逻辑,不过这样会导致异步逻辑设计,我们一般情况下不推荐这样用.还有一种办法就是在PCB板上来调整时延.关于PLL的详细资料可以参考ALTERA的相关文档.利用ACEX1K系列片内EAB单元创建RAM时,每创建一个容量较小的RAM时就要占用一个EAB单元,能否将多个RAM整合由一个EAB实现,以节约片内的EAB单元?答：在ACEX1K系列的器件中,一个EAB单元目前只能做一个应用,我们现在的软件还不支持将多个小的RAM集成到一个EAB当中.SynthesisStyle设为FAST后,发现速度有所提升,同时使用的资源也减少了,资源和速度似乎兼得了,那么是否所有的模块都可以设定为FAST呢？答：将SYNTHESISSTYLE设置为FAST主要是为了提高系统性能.但是有一点要记住的是,软件的设置不是在任何情况下对所有的设计都表现出相同的结果.针对这个设计模块,将SYNTHESISSTYLE设置为FAST可能对资源和速度都有了优化,但这并不说明对所有的模块都有相同的效果,但是可以试一试.设计优化是一个原则与经验,技巧相结合的过程,我们只掌握一定的原则与方法,根据我们自己的经验,运用一定的技巧,才能将一个设计做到最优化.Iamnowgoingtodesignagraycoded16bitscounter,anyefficientwaytoimplementitinVHDLdescription?（要设计一个灰色编码16位的计数器,怎么以VHDL描述来实现它？）答：Youcanjustusemegawizard(lpm_counter)inthesoftwaretogeneratethecounterforyou,selecttheoutputlanguagewithVHDL.Thatshouldbetheefficientwaytoimplementacounter,andyoudon'ttomakeadditionaloptimize.Becausethelpmfunctioncodeisthebestwaytofitthestructureofdevice,whichisdesignedbyalterafactoryspecialistwhoisveryfamiliarwithourdevicestructure.（参考译文：可以使用软件里的megawizard(lpm_counter)来生成计数器,选择带有VHDL的输出语言.这应该是实现计数器的有效方法,而且不用进行额外的优化.因为lpm功能代码最适合此设计结构,这种结构是非常熟悉我们的设计结构的altera专家设计的.）一般情况下用SynplifyPro综合后生成的edf文件经MP2编译后与用MP2综合及编译相比较,占用资源较少,但在使用层次化设计中,使用SynplifyPro综合顶层文件后得到的edf文件经MP2编译后与用MP2综合及编译该顶层文件相比较却大大的占用资源,请问,在使用SynplifyPro综合层次化设计中如何才能节省资源？答：在使用软件做优化时存在这样一个平衡关系:资源利用率与速度的平衡.资源利用率提高了,也就是节省了资源,但整个设计的性能可能会降低了.同样尽力去优化系统性能,提高速度,那资源的利用也可能会增加.当在使用层次化设计中,如何来优化整体设计,最关键的就是层次与模块的划分.在划分层次和模块是有几点建议:1)以功能来划分;功能模块与层次的设计可以帮助你清楚的定义边界,在模块框图中,Datapaths、tri-statesignals、statemachines、registerblocks、largemacrofunctions、memoryelements、controlblocks和一些重复使用的模块都具有其本身的自然边界.2)划分模块时要尽量减少模块间的IO连接,过多的IO接口会使系统变得复杂,软件需要交叉布线,降低性能和提高资源利用.3)在可能的情况下,尽可能多的给模块的输出加Resister.尽可能地优化模块的划分与接口,是提高层次化设计性能的关键.更详细的方法与建议,可以参照我们的应用文档AN101.以前的问题提到,用EPM7064LC68进行编译,会出现编译错误.如果编译时,让系统自动选择器件,则选中的器件是EPM7064SLC84,编译通过.我查遍手头的资料,并没有发现后者有三个输出使能,这是怎么回事？望解答.答：事实上在MAX7000S上有6个输出使能控制信号,你可以在MAX7000的数据手册(M7000.PDF)第二页看到有这样的说明.EnhancedfeaturesavailableinMAX7000EandMAX7000Sdevices–Sixpin-orlogic-drivenoutputenablesignals在FPGA中是以何种形式实现VHDL的变量类型的？答：Thereisnodefiniteanswertothis.Itdependsonhowyouwriteyourcodes.Avariableinvhdlmaybesynthesizedintoaphysicalnet,oritmaynotexistatallintheresultingcircuit.文：没有明确的答案.它取决于所编写的代码.Vhdl中的变量可能同步到物理网络中,或者根本不可能存在于结果电路中.）在布线后生成的时序报告文件中,可以看到延时的一些报告,对于某条时序报告,如何定位其对应的语句呢？特别是当完全使用语言方式输入时,生成的网表中大量的为N**形式,无法看懂其含义.答：Mostsynthesizersdopreservesignalnamestoacertainextend,usuallyastringisconcatenatedtotheendoftheoriginalname.Soyoucanstillcorrela