实验位十进制数字频率计设计

实验位十进制数字频率计设计第一页，共十页，编辑于2023年，星期二1.22位十进制数字频率计设计1.2.1设计总框图计数输出测频时序控制电路计数器电路显示电路基准时钟待测时钟计数控制显示控制数码显示注意：这里仅设计二位十进制数字频率计，有兴趣的同学在学习时考虑一下任意位数的频率计的设计，根据以上总框图电路模块其实是很容易扩展的。返回目录第二页，共十页，编辑于2023年，星期二1.22设计分析与实现(1)计数器模块：设计有时钟使能的两位十进制计数器：en:计数使能；clk:待测频率；clr:清零；cout:进位输出；q[3..0]:BCD码个位数输出；q[7..4]:BCD码十位数输出；频率计的核心元件之一是含有时钟使能及进位扩展输出的十进制计数器，这里用一个双十进制计数74390和其它一些辅助元件来完成。第三页，共十页，编辑于2023年，星期二小知识：A、74390是从宏功能元件库mf调出，了解其详细功能有两个方法：方法一：双击调出的74390元件，可以分析原理图得知。方法二：如下图所示操作，弹出“old-styleMacrofunctions”帮助对话框，选择Counters选项，找到74390即可查阅到详细功能及逻辑真值表。通过帮助菜单可以查阅元件库元件的功能。第四页，共十页，编辑于2023年，星期二小知识：B、总线定义方法如右图所示：q[3..0]等效于q[3],q[2],q[1],q[0]。C、标有相同标号的线段可视作连接线段。第五页，共十页，编辑于2023年，星期二波形图第六页，共十页，编辑于2023年，星期二1.22设计分析与实现(2)显示模块：设计有锁存功能的两位BCD码译码器：lock:锁存时钟，clk:显示时钟锁存器BCD码译码位选7段码输出数码管片选第七页，共十页，编辑于2023年，星期二第八页，共十页，编辑于2023年，星期二1.23设计误差分析由于计数结果不对，我们可以初步估计一下为计数出了问题，认真的分析一下计数器模块的输入时钟。如上图所示，由于en有延迟，导致在相与后多出一个下降沿（由于74390为下降沿触发计数，所以我们主要分析下降沿数目），我们是以8Hz的频率量作为基准频率来产生en，当然测量8Hz的频率是准确的，实际上相当于en没有延迟，测量当然没有误差，而其它频率量显然会产生误差，而这个误差都是由于en的延迟产生的，我们若要在硬件上去掉误差是相当困难的，因为en延迟不可控制，所以我们必须在多出一个下降沿之前锁存计数数据。把时序产生电路模块的en取反作为锁存信号load，这样刚好把多余的一个下降沿去掉。但是又出现了另外一个问题，即测量8Hz时出现了问题，原来测量8Hz时是正确的，现在由于提前锁存导制测量偏小，我们把待测频率取反（如上图所示的CLK取反分析可知刚好正确，另外一个解决方法不用8Hz作为基准频率，用1Hz作基准频率即不存在这样的问题了），经实验是正确的，到现在找到了误差原因和解决了误差。从上面分析可知，若不考虑到实际情况，一不小心就出现错误，因此除了会设计出程序出来，还会分析出错原因并修正。关于多位频率计的设计可参考EDA-E的实验指导书实验二十七。我们设计完频率计后要进行验证，通过实验验证后发现所测频率量除了8Hz外都存在1Hz的误差，那