第三章存储系统二

第三章存储系统二第一页，共五十六页，编辑于2023年，星期一1、单管MOS动态存储单元电路(1)电路组成：一只MOS管T和一个电容C。电容C用来存储电荷，控制管T用来控制充放电回路的通断。(2)定义:当电容C上充电至高电平,存入信息为1;当电容C放电至低电平,存入信息为0。字线W

TCC’

位线D图3.13单管MOS动态存储单元第二页，共五十六页，编辑于2023年，星期一1、单管MOS动态存储单元电路(3)工作原理

①写入：字线W加高电平，T管导通。若要写入1，位线D加高电平，D通过T对C充电，电容充有电荷呈高电平V1。若要写入0，位线D加低电平，电容C通过T对D放电，呈低电平V0。

字线W

TCC’

位线D图3.13单管MOS动态存储单元第三页，共五十六页，编辑于2023年，星期一(3)工作原理

②保持：字线W加低电平，T管截止。

T管截止，使电容C基本没有放电回路。电容上的电荷可以暂时保存约数毫秒，或维持无电荷的0状态。但电容上的电荷总存在泄漏通路，所以需要每隔一定时间，对存储内容重写一遍，即对存1的电容重新充电，称为动态刷新。

图3.13单管MOS动态存储单元字线W

TCCD

位线D第四页，共五十六页，编辑于2023年，星期一③读出：字线W为高电平，T管道通。原存“1”：电容C经T向位线D放电，使D线电平升高；原存“0”：位线D通过T向电容C放电，D线电位将降低。因为读操作后电容C上的电荷数量将发生变化，为“破坏性读出“电路，需要信息读出后重写(或称为再生)。重写是随机的。字线WTCCD

位线D图3.13单管MOS动态存储单元第五页，共五十六页，编辑于2023年，星期一116215314413512611710892116VBBDinWERASA0A2A1VDDVSSCASDoutA6A3A4A5VCCA0～A6：地址输入线RAS：行地址选通信号线CAS：列地址选通信号线WE：读写控制信号Din：数据输入线Dout：数据输出线VSS：地VDD=+12VVCC=+5VVBB=-5V(2)内部结构图3.3.4动态RAM芯片(DRAM)

2、动态RAM举例(2116芯片)(1)外部引脚及功能(容量为16K×1位)

图3.14DRAM芯片2116引脚图第六页，共五十六页，编辑于2023年，星期一R/W控制行地址缓冲器列地址缓冲器行地址译码器64×128存储阵列64×128存储阵列128个输出再生放大器数据输入寄存器数据输出寄存器I/O缓冲器A6A0DoutDinCASRASWE2116芯片(16K×1位)共16384个单管MOS存储元电路排列成128×128的阵列,并将其分为两组,每组为64行×128列.列译码器列译码器

图3.152116逻辑结构框图第七页，共五十六页，编辑于2023年，星期一R/W控制行地址缓冲器列地址缓冲器行地址译码器64×128存储阵列64×128存储阵列128个输出再生放大器数据输入寄存器数据输出寄存器I/O缓冲器A6A0DoutDinCASRASWE2116芯片16K的存储器地址码有14位,为节省地址线引脚,该芯片只用了7根地址线,采用分时复用技术,分两次把14位地址送入芯片.RAS将先出现的7位地址送至行地址缓冲器,CAS将后出现的7位列地址送至列地址缓冲器.列译码器列译码器图3.152116逻辑结构框图第八页，共五十六页，编辑于2023年，星期一2选1多路选择器12选1多路选择器2。。。ADDRSELA3-0A10-7A6-4A13-112116RASCASA6-0DINDout1位WE图3.16行/列地址转换控制电路

图中，ADDRSEL是行/列地址转换控制信号。当它为0时，地址码的低7位A6-0通过多路选择器；当它为1时，地址码的高7位A13-7通过多路选择器。第九页，共五十六页，编辑于2023年，星期一R/W控制行地址缓冲器列地址缓冲器行地址译码器64×128存储阵列64×128存储阵列128个输出再生放大器数据输入寄存器数据输出寄存器I/O缓冲器A6A0DoutDinCASRASWE行地址由行地址选通信号RAS送至行地址缓冲器，经行地址译码器译码后128条行选择线中的一条为高电平；接着，列地址由列地址选通信号CAS送至列地址缓冲器，经列地址译码器译码后128条列选择线中的一条为高电平。行、列交叉点的存储单元被选中。列译码器列译码器图3.152116逻辑结构框图第十页，共五十六页，编辑于2023年，星期一R/W控制行地址缓冲器列地址缓冲器行地址译码器64×128存储阵列64×128存储阵列128个输出再生放大器数据输入寄存器数据输出寄存器I/O缓冲器A6A0DoutDinCASRASWE当WE为高电平时，为读操作，把14位地址所指定单元中的数据通过I/O缓冲器送到Dout端；当WE为低电平时，为写操作，DIN端的数据通过I/O输入，经I/O缓冲器写入到指定单元中。列译码器列译码器图3.152116逻辑结构框图第十一页，共五十六页，编辑于2023年，星期一············读出再生放大器读出再生放大器读出再生放大器····……………····一行为128个存储元件行选1行选2……64行地址选择64行地址选择图3.17DRAM2116存储阵列图列选1列选2列选128I/O缓冲器输入输出DinDout128列地址选择第十二页，共五十六页，编辑于2023年，星期一每根行选择线控制128个存储单元电路的字线；每根列选择线控制读出再生放大器与I/O缓冲器的接通，即控制数据的读出与写入。读出时，行地址经行地址译码器选中某一根行线，接通此行上的128个存储电路中的MOS管，使电容存储信息分别送到128个读出再生放大器。读出再生放大器的作用是对读出信号进行放大并送回原电路。由于是破坏性读出，经读出再生放大器的重写可保持原有信息不变。当列地址经列译码器译码选中某根列线，接通相应列控制门，将该列读出放大器的信息送I/O缓冲器经数据输出寄存器输出到DB。第十三页，共五十六页，编辑于2023年，星期一写入时,首先将要写的信息经I/O缓冲器送入被列选的读出再生放大器中,然后再写入行、列同时被选中的存储单元.

可知:当某存储单元被选中进行读/写操作时,该单元所在行的其余127个存储电路也将在一个存取周期内自动进行一次读出再生操作.第十四页，共五十六页，编辑于2023年，星期一3.3.4动态RAM芯片(DRAM)3、DRAM的刷新①刷新的原因：电容电荷泄放会引起信息丢失。②刷新的定义：为维持DRAM存储单元的存储信息，通常每隔一个最大刷新周期就必须对存储体中所有记忆单元的栅极电容补充一次电荷，即使许多记忆单元长期未被访问也是如此，这个过程称为刷新。

第十五页，共五十六页，编辑于2023年，星期一3.3.4动态RAM芯片(DRAM)3、DRAM的刷新③刷新方法：采用“读出”方式单管动态RAM刷新过程：存储器芯片本身有读出后重写的再生功能。以行为单位，读出一行中全部单元的数据，经信号放大后同时全部写回。即设置刷新地址寄存器，提供刷新地址(刷新的行号)，发送行选通信号RAS给读命令，即可刷新一行。然后，刷新地址计数器加1，每个计数循环对芯片各行刷新一遍。

④刷新间隔(最大刷新周期)：整个存储器全部刷新一遍所允许的最大时间间隔，根据栅极电容上电荷的泄放速度决定。通常为2ms。第十六页，共五十六页，编辑于2023年，星期一

a)集中刷新方式(BurstRefresh)

在2ms(4000个存取周期)的刷新间隔内,前0-3872个周期内进行读写或保持,后128个周期集中安排刷新操作.0123870387138723873399901读/写/保持刷新读/写tctctctctctctctctcXYZVW011273872读/写周期(1396us)128读写周期(64us)刷新周期（2ms）

⑤刷新方式

刷新周期:刷新一行所需时间,等于一个读/写(存取)周期.

设读/写周期(tm)为0.5us=500ns,若DRAM芯片的行数为128行,则刷新周期数=芯片行数=128,刷新时间=存储矩阵行数×刷新周期周期序号地址序号图3.18集中刷新时间安排示意图第十七页，共五十六页，编辑于2023年，星期一b)分布式刷新(DistributedRefresh)

将每个存取周期分为两部分,前半周期用于正常读/写/保持,后半期用于刷新,即将各个刷新周期分散地安排在各个读写周期内进行.其优点是控制简单,主存工作没有死时间;缺点是没有充分利用所允许的最大刷新时间间隔,刷新过于频繁,主存利用率低,工作速度约降低一半.R/WXR/WYR/WZR/WSR/WTR/WUR/WVREF0REF1REF2REF126REF127REF0REF1twrtrtc刷新周期128个系统周期（128us）图3.19分布式刷新时间安排示意图

优点是刷新时间固定,存储器读/写周期时间不受影响,存取速度较高;缺点为在集中刷新操作期间不能访问存储器,称其为“死时间”.第十八页，共五十六页，编辑于2023年，星期一c)异步式刷新

按照芯片行数决定所需刷新周期数,并分散安排在2ms的最大刷新周期中,即:

相邻两行的刷新间隔=最大刷新间隔时间÷行数在上例中每隔2ms/128=15.625us时间间隔刷新一次即可.取存取周期的整数倍,则每隔15.5us时间间隔刷新一次,在15.5us前15us(30个存取周期)用于正常的存储器访问,后0.5us用于刷新.优点是兼有以上两者的优点,对主存的利用率和工作速度影响最小,死时间较短;缺点为控制上稍复杂.tc0.5us0.5ustc0.5usW/RW/RW/RW/RREFW/RW/RW/RW/RREF15.5usus15.5图3.20异步式时间安排示意图第十九页，共五十六页，编辑于2023年，星期一4.DRAM刷新中注意的几个问题

(1)刷新对CPU是透明的；

(2)刷新地址通常是一行一行进行，每一行中各记忆单元同时被刷新，故刷新操作仅需要行地址，不需要列地址；

(3)刷新操作类似于读出操作，但又有所不同。因为刷新操作仅对栅极电容补充电荷，不需要信息输出。另外，刷新时不需要加片选信号，即整个存储器的所有芯片同时被刷新；

(4)因为所有芯片同时被刷新，所以在考虑刷新问题时，应从单个芯片的存储容量着手，而不是从整个存储器的容量着手，见下例。第二十页，共五十六页，编辑于2023年，星期一练习题：有一个16K×16的存储器，用1K×4位的DRAM芯片(内部结构为64×16)构成，设读/写周期为0.1us，问：采用异步刷新方式，如果最大刷新间隔不超过2ms，则相邻两行的刷新时间间隔是多少？对所有存储单元刷新一遍所需的实际刷新时间是多少？解：采用异步刷新方式,在2ms时间内分散地把芯片64行刷新一遍.

相邻两行的刷新间隔=最大刷新间隔/行数=2ms/64=31.25us,即可取刷新信号周期为31us.

对全部存储单元刷新一遍所需的实际刷新时间=0.1us×64=6.4us

第二十一页，共五十六页，编辑于2023年，星期一5、动态存储器与静态存储器的比较

(1)DRAM需要刷新；

(2)SRAM存取速度快、集成度低、功耗大、价格高，一般作容量不大的高速存储器；DRAM集成度高、功耗小，但存取速度慢，一般用作主存；

(3)

共同特点是均为易失性存储器。第二十二页，共五十六页，编辑于2023年，星期一(4)DRAM芯片和SRAM芯片的对外连接信号有所不同：

SRAM芯片(如Intel2114)

的引脚为：

地址线----Ai

数据线----I/Oi

片选线----CS

读写控制线---WE

电源线：Vcc---+5V，工作电源

GND---地DRAM芯片(如Intel2116)的引脚为：

地址线----Ai

数据线----Din和Dout

行地址选通线----RAS

列地址选通线---CAS

读写控制线---WE

电源线：Vcc---+5V，工作电源

GND---地注意：DRAM芯片地址线引脚只有一半；没有CS引脚，在存储器扩展时用RAS代替。第二十三页，共五十六页，编辑于2023年，星期一例：右图是某存储器芯片的引脚图，回答:(1)此芯片的类型(RAM还是ROM)？它的容量是多少？(2)若地址线增加一根，存储芯片的容量将增加多少？

(3)它是否需要刷新？为什么？VccCASDoutA7A6A5A4A3NCDinWERASA2A1A0GND图3.21某存储器芯片的引脚图第二十四页，共五十六页，编辑于2023年，星期一练习：某DRAM芯片其容量为16K×1位，除电源端、刷新线和接地端外，该芯片的最小引脚数目应为()。

A.16B.12C.18D.19

练习：动态RAM的刷新，是以()为单位进行的。

A.存储单元

B.行

C.列

D.存储位第二十五页，共五十六页，编辑于2023年，星期一

练习：试用Intel2116构成64KX8bit的存储器，该存储器采用奇偶校验。Intel2116的逻辑符号如下图所示。(1)求共需要多少片2116芯片？(2)画出存储体连接示意图；(3)写出各芯片RAS*和CAS*的形成条件；(4)若芯片内部存储元排列成128X128的矩阵，芯片刷新周期2ms，采用异步刷新方式，问存储器的刷新信号周期是多少？RAS*CAS*A6~A0WE*16KX1bitDinDout注意：因为DRAM芯片和SRAM芯片在结构上的不同，所以用不同芯片进行容量扩充时，在存储体连接方法、片选信号的逻辑表达式等方面也存在差异，见下例。第二十六页，共五十六页，编辑于2023年，星期一解题要点：(1)用DRAM芯片组成存储器时，由于需要行/列转换的硬件电路，故通常只画存储体的构成，而不画与CPU的连接;(2)DRAM芯片没有片选信号CS，而用RAS*、CAS*兼作片选，需要写出RAS*、CAS*的形成逻辑。解答:(1)16KX1位作9片位扩展得16KX9(存储器采用奇偶校验位)的小组；再用4组进行字扩展得64KX9的存储器。

第二十七页，共五十六页，编辑于2023年，星期一(2)地址范围：起始地址末地址

第1小组：00000000000000000011111111111111

第2小组：01000000000000000111111111111111

第3小组：10000000000000001011111111111111

第4小组：11000000000000001111111111111111

(3)RAS*有效时，A6~0即行地址锁存；CAS*迟后于RAS*有效，将A13~7锁存。RAS*和CAS*应分时出现且RAS*在先CAS*在后，分别与时间因素t1,t2有关。RAS*和CAS*的形成条件如下：

RAS0*=(A15*•A14*•t1)*RAS1*=(A15*•A14•t1)*RAS2*=(A15•A14*•t1)*RAS3*=(A15•A14•t1)*CAS0*=(A15*•A14*•t2)*CAS1*=(A15*•A14•t2)*CAS2*=(A15•A14*•t2)*CAS3*=(A15•A14•t2)*第二十八页，共五十六页，编辑于2023年，星期一16KX1123456789WE*RAS3*CAS3*A6~A0（A13~A7）16KX1WE*DoutD8~D0RAS2*CAS2*R/WDinWE*16KX116KX1RAS0*CAS0*RAS1*CAS1*WE*Y0Y1Y2Y3A14A15与与t1t2RAS0*CAS0*t2=t1+△t第二十九页，共五十六页，编辑于2023年，星期一6、RAM的奇偶校验电路为检测存储过程中的错误，RAM中最常用的是奇偶校验法。例：用DRAM4164芯片(64K×1位)

组成64KB存储器的奇偶校验电路如右图所示。DINDOUT41641DINDINDOUTD7D0…89ABCDEFGH……图3.22RAM的奇偶校验电路。。。＆＆1XMEMREVENLS280ODDUODDRAMADDRSELI第三十页，共五十六页，编辑于2023年，星期一6、RAM的奇偶校验电路该存储器由9片4164组成，其中1～8片组成64K×8存储器，第9片用来作奇偶校验。

74LS280有9个输入端

(A～I)和两个互非的输出端

(EVEN、ODD)。其作用是生成奇偶校验位以及奇偶校验。以奇校验为例，当输入端1的个数为偶数时，EVEN为高电平，ODD为低电平；当输入端1的个数为奇数时，EVEN为低电平，ODD为高电平。DINDOUT41641DINDINDOUTD7D0…89ABCDEFGH……图3.22RAM的奇偶校验电路。。。＆＆1XMEMREVENLS280ODDUODDRAMADDRSELI第三十一页，共五十六页，编辑于2023年，星期一6、RAM的奇偶校验电路

奇偶校验(以奇校验位例)的原理是：写操作时(生成奇校验位)，存储器读信号

XMEMR=1，使LS280的I输入端为0，当8位数据中1的个数为偶数时，在第9片4164的相应单元写入1，否则写入0。DINDOUT41641DINDINDOUTD7D0…89ABCDEFGH……图3.22RAM的奇偶校验电路。。。＆＆1XMEMREVENLS280ODDUODDRAMADDRSELI第三十二页，共五十六页，编辑于2023年，星期一6、RAM的奇偶校验电路

奇偶校验(以奇校验位例)的原理是：读操作时(奇校验)，存储器读信号

XMEMR=0，若所存的8位数据没有发生读错误，ODD=1，UODD=0；若发生读错误，ODD=1，UODD=0。即UODD的输出即可判断有无奇偶错误。DINDOUT41641DINDINDOUTD7D0…89ABCDEFGH……图3.22RAM的奇偶校验电路。。。＆＆1XMEMREVENLS280ODDUODDRAMADDRSELI第三十三页，共五十六页，编辑于2023年，星期一3.3.4半导体只读存储器芯片半导体存储器中的RAM为易失性存储器,而ROM为非易失性存储器.

1.掩模型只读存储器MROM(MaskedRead-OnlyMemory)MROM的内容是半导体制造厂按用户要求在芯片生产过程中将信息直接写入且写入后内容无法改变.MROM中的记忆单元可采用二极管、电阻、MOS管等作为耦合元件.通常耦合处有元件表示存储“1”信息,无元件表示存储“0”信息.

第三十四页，共五十六页，编辑于2023年，星期一MROM例图(32字X8位)

VC

A0

0

A1

W0

1W1

A4

31W31

D0D1D7地址译码器在以上矩阵中,在行和列的交点处,既可有耦合元件MOS管(存储信息“1”),也可没有(存储信息“0”).图3.23MROM例图(32字X8位)第三十五页，共五十六页，编辑于2023年，星期一3.3.4半导体只读存储器芯片2.可编程(一次编程型)只读存储器PROM(ProgrammableRead-OnlyMemory)PROM产品出厂时,所有记忆单元均制成“0”

或“1”,用户可以根据需要自行将其中某些记忆单元改为“1”(或改为“0”).

分为:破坏型和熔丝型.

对PROM的写入是不可逆的,所以只能进行一次性写入.第三十六页，共五十六页，编辑于2023年，星期一字地址译码器A0A1Vcc读写读写读写读写D0D1D2D3图3.24熔丝型PROM原理图熔丝未断为1熔丝烧断为0第三十七页，共五十六页，编辑于2023年，星期一3.3.4半导体只读存储器芯片

3.可擦可编程只读存储器EPROM(ErasableProgrammableROM)

能多次修改ROM中的内容；分为紫外线擦除(UVEPROM)和电擦除(EEPROM)两种；

UVEPROM需用紫外线照射,故只能整个芯片擦除,不能对存储单元单独擦除;EEPROM采用电气方法,在联机条件下实现局部/全局擦写.

第三十八页，共五十六页，编辑于2023年，星期一3.3.4半导体只读存储器芯片

4.闪速存储器(FlashMemory)1983年推出,在EPROM与EEPROM基础上发展起来的新型电可擦除非挥发性存储器件;

具有EPROM的集成度高的优点,又有EEPROM电可擦除的特点;

目前唯一具有大容量、非易失性、价格低、可在线改写和高速度(读)等特性的存储器.第三十九页，共五十六页，编辑于2023年，星期一小结：半导体存储器包括半导体随机存储器(RAM)和半导体只读存储器(ROM)；

RAM多用MOS型电路组成,MOSRAM按电路结构不同又分为静态RAM(SRAM)和动态RAM(DRAM)；

RAM是可读、可写的存储器,CPU可以对RAM的内容随机地读写访问,但是易失性存储器；ROM是只能随机读出而不能写入的存储器,用于存放不需改变的信息,如系统程序,非易失性存储器；ROM结构比RAM简单、集成度高、功耗低、可靠性高.第四十页，共五十六页，编辑于2023年，星期一例:EPROM是指().A.只读存储器B.可编程的只读存储器C.可擦洗可编程的只读存储器例:下列说法中()是正确的.A.EPROM是可改写的,因而也是随机存储器的一种

B.EPROM是可改写的,但它不能作为随机存储器C.EPROM只能改写一次,故不能作为随机存储器第四十一页，共五十六页，编辑于2023年，星期一第三章存储系统

存储器概述主存储器的基本构造和操作

主存储器组织

高速缓冲存储器Cache

高速存储器半导体存储器芯片虚拟存储器第四十二页，共五十六页，编辑于2023年，星期一3.4主存储器组织

主存储器通常分为随机存储器(RAM)和只读存储器(ROM)两大部分,RAM和ROM在主存中是统一编址的.RAM用来存放用户程序和数据;ROM用来存放系统程序.

在介绍了三类常用的半导体存储器芯片(SRAM,DRAM和ROM)之后,讨论如何用存储芯片组成一个实际的存储器.

当内存容量较小时,如几十KB以内,多选用SRAM;当容量较大时,如1MB以上时,多选用DRAM;如果主存中有固化区,就需要ROM芯片.

第四十三页，共五十六页，编辑于2023年，星期一存储器容量扩展有位扩展、字扩展和字位同时扩展3种.注意用存储器芯片构成存储器的关键是地址空间分配和片选逻辑的形成.

由存储器芯片构成存储器并与CPU连接时,要完成地址线、数据线和控制线的连接.

在掌握基本方法的基础上,注意难题的解法,如存储器的地址空间大小不是2的整数次幂(如24K),地址空间不连续,要求扩充的存储器地址不是从0开始等.第四十四页，共五十六页，编辑于2023年，星期一例:CPU的AB为16根(A15-A0,A0为低位),双向数据总线8根(D7-D0),控制总线中与主存有关的信号有MREQ(允许访存,低电平有效),R/W(高电平为读命令,低电平为写命令).

主存地址空间分配如下:0-8191为系统程序区,由只读存储器芯片组成;8192-32767为用户程序区;最后(最大地址)2K空间为系统程序工作区.上述地址为十进制,按字节编址.现有如下存储器芯片:EPROM:8K×8位(控制端仅有CS)SRAM:16K×1位、2K×8位、4K×8位、8K×8位从上述芯片中选择适当芯片设计该计算机主存储器，画出主存储器逻辑框图，注意画出片选逻辑（可选用门电路及3：8译码器74LS138）与CPU的连接，说明选哪些存储芯片，选多少片。第四十五页，共五十六页，编辑于2023年，星期一解：作为此类设计常用芯片，首先回顾74LS138译码器：(1)74138的逻辑符号G1G2AG2BCBAY7Y0¦¦其中：G1，G2A，G2B为输入控制端；C，B，A为译码输入端；Y7，……，Y0为译码输出端。(2)74138的真值表：第四十六页，共五十六页，编辑于2023年，星期一G1G2AG2BCBAY7Y6Y5Y4Y3Y2Y1Y00XXXXX11111111X1XXXX11111111XX1XXX111111111000001111111010000111111101100010111110111000111111011110010011101111100101110111111001101011111110011101111111第四十七页，共五十六页，编辑于2023年，星期一解：主存地址空间分布如下图所示：8K（EPROM）24K（SRAM）30K（空）2K（SRAM）0819181923276763487655350000H1FFFH2000H7FFFH....8000H....3276863488F7FFHF800HFFFFH…......1、根据给定条件，选用ROM；8K×

8位芯片1片；RAM：8K×

8位芯片3片，2K×

8位芯片1片难点(1)SRAM芯片的容量为24K×8位，存储单元个数不是2的整数次幂；(2)

整个存储器的地址空间不连续；(3)片选信号的生成不能仅依靠现成译码器．第四十八页，共五十六页，编辑于2023年，星期一2、完整列出二进制表示的地址空间分配A15A14A13A12A11A10A9A8A7A6A5A4A3A2A1A0

0000000000000000┇┇00011111111111110010000000000000┇┇01111111111111111111100000000000┇┇1111111111111111第四十九页，共五十六页，编辑于2023年，星期一设计片选逻辑：因为所需芯片规格不同且地址范围分布不规范，故片选信号的产生可以自己设计门电路。本题采用74138译码器再结合门电路的方式。(1)前8K选用一片8KX8的EPROM即可，用74138的Y0输出进行该片的选片(即A15A14A13=000)；(2)相邻24K选用8KX8的SRAM三片即可，用74138中Y1、Y2、Y3分别选三片中的一片(即A15A14A13=001、010、011)；(3)末2K用一片2KX8的SRAM即可，在74138的Y7输出有效的基础上再加入A12、A11同时为1的条件——用一个非门和一个与门逻辑就可以实现。解题步骤：3、作出连接图。请看教材P.94图3.24。第五十页，共五十六页，编辑于2023年，星期一CPU…D0..D7R/W…A0A10..A11A12A13A14A15MREQY0Y1Y2Y3Y4Y5Y6Y7ABC74LS138D7D0..D7D0D7D0D7D0D7D0........CSCSCSCSEPROM8KBSRAM8KBSRAM8KBSRAM8KBSRAM2KBA0A12A0A12A0A12A0A12A0A10第五十一页，共五十六页，编辑于2023年，星期一例：设CPU共有16根地址线，8根数据线，并用MREQ作访存控制信号(低电平有效)，用WR作读写控制信号(高电平为读，低电平为写)，现有下列芯片及各种门电路(自定)，如图。画出CPU与存储器的连接图。要求：Am……A0Ak…...AoDn……DoDn…..Do2KX8位1KX4