第二章FPGA结构与应用优秀文档

第二章FPGA/CPLD结构与应用计算机学院刘双虎课件密码：成于大气信达天下ChengduUniversityofInformationTechnology

FPGA-FieldProgrammableGateArray

（现场可编程门阵列）

CPLD-ComplexProgrammableLogicDevice

（复杂可编程逻辑器件）成于大气信达天下ChengduUniversityofInformationTechnology图基本PLD器件的原理结构图概述成于大气信达天下ChengduUniversityofInformationTechnology可编程逻辑器件的发展历程70年代80年代90年代PROM和PLA器件改进的PLA器件GAL器件FPGA器件CPLD器件大容量器件内嵌复杂功能模块的SoPC成于大气信达天下ChengduUniversityofInformationTechnology可编程逻辑器件的分类图按集成度(PLD)分类成于大气信达天下ChengduUniversityofInformationTechnology简单PLD原理电路符号表示图2-3常用逻辑门符号与现有国标符号的对照成于大气信达天下ChengduUniversityofInformationTechnology电路符号表示图2-4

PLD的互补缓冲器图PLD的互补输入图PLD中与阵列表示图PLD中或阵列的表示图阵列线连接表示

成于大气信达天下ChengduUniversityofInformationTechnologyPROM一图2-9

PROM基本结构：其逻辑函数是：地址译码器是完成存储单元阵列的行选择成于大气信达天下ChengduUniversityofInformationTechnologyPROM二图2-10

PROM的逻辑阵列结构阵列输出逻辑函数：

是第m-1列p-1行单元的值成于大气信达天下ChengduUniversityofInformationTechnologyPROM三图2-11

PROM表达的PLD图阵列（4*2的PROM）图2-12用PROM完成半加器逻辑阵列n个输入变量，经不可编程与阵列产生2的n次方个乘积项，可编程或阵列产生m个输出函数此处n=2p=4即4个乘积项

成于大气信达天下ChengduUniversityofInformationTechnology图2-13PLA逻辑阵列示意图PLA与阵列、或阵列都可以编程，需简化逻辑函数表达式为“最简与或表达式”。乘积项线数少，但速度慢，软件算法复杂。只在ASIC中有应用。成于大气信达天下ChengduUniversityofInformationTechnologyPLA图2-14

PLA与PROM的比较二者大部分实际应用中可以实现相同功能，但PLA节省了2条最小项成于大气信达天下ChengduUniversityofInformationTechnologyPAL

PAL结构：图PAL的常用表示：与阵列可编程，或阵列固定（输出函数的乘积项有限）简化了算法思考：利用上图构成半加器该如何处理？成于大气信达天下ChengduUniversityofInformationTechnologyPAL图一种PAL16V8的部分结构图成于大气信达天下ChengduUniversityofInformationTechnologyGAL：

GeneralArrayLogicDevice最多有8个或项，每个或项最多有32个与项EPLDErasableProgrammableLogicDevice乘积项逻辑GAL逻辑宏单元输入/输出口输入口时钟信号输入三态控制可编程与阵列固定或阵列GAL16V8图简单模式输出结构（以上这些步骤都是由软件自动完成的，不需要人为干预）图2-11PROM表达的PLD图阵列（4*2的PROM）ChengduUniversityofInformationTechnology这样PLD就完成了图2_补所示电路的功能。图2-25FPGA查找表单元内部结构图2-4PLD的互补缓冲器图PLD的互补输入图PLD中与阵列表示图2-24FPGA查找表单元：图2-3常用逻辑门符号与现有国标符号的对照乘积项线数少，但速度慢，软件算法复杂。触发器的输出与I/O脚相连，把结果输出到芯片管脚。是第m-1列p-1行单元的值（现场可编程门阵列）ChengduUniversityofInformationTechnology图2-18MAX7000系列的单个宏单元结构(4)可编程连线阵列这样PLD就完成了图2_补所示电路的功能。成于大气信达天下ChengduUniversityofInformationTechnology

GAL图寄存器输出结构图组合双向输出结构成于大气信达天下ChengduUniversityofInformationTechnologyGAL图复合型组合输出结构成于大气信达天下ChengduUniversityofInformationTechnologyGAL图反馈输入结构图输出反馈结构成于大气信达天下ChengduUniversityofInformationTechnologyGAL图简单模式输出结构成于大气信达天下ChengduUniversityofInformationTechnology2.3CPLD结构与工作原理(1)逻辑阵列块(LAB)图2-19-MAX7128S的结构2.宏单元3.扩展乘积项4.PIA可编程连线阵列控制块16个宏单元构成负责信号传递，连接所有宏单元输入/输出控制(2)宏单元图2-18

MAX7000系列的单个宏单元结构乘积项阵列，实际就是一个与阵列，每一个交叉点都是一个可编程熔丝，如果导通就是实现“与”逻辑。“或”阵列，和“与”阵列一起完成组合逻辑可编程D触发器，它的时钟，清零输入都可以编程选择，可以使用专用的全局清零和全局时钟，也可以使用内部逻辑（乘积项阵列）产生的时钟和清零。如果不需要触发器，也可以将此触发器旁路，信号直接输给PIA或输出到I/O脚。通往I/O模块PRNCLRNENA逻辑阵列全局清零共享逻辑扩展项清零时钟清零选择寄存器旁路并行扩展项通往PIA乘积项选择矩阵来自I/O引脚全局时钟QDEN来自PIA的36个信号快速输入选择2时钟允许CLR邻近宏单元的输出乘积项取非后反馈成于大气信达天下ChengduUniversityofInformationTechnology乘积项结构PLD的逻辑实现原理设AND3输出为f，f=(A+B)*C*(!D)=A*C*!D+B*C*!D(以!D表示D的“非”）图2_补简单组合逻辑成于大气信达天下ChengduUniversityofInformationTechnologyPLD将以下面的方式来实现组合逻辑f:A,B,C,D由PLD芯片的管脚输入后进入可编程连线阵列（PIA)，在内部会产生A,A反,B,B反,C,C反,D,D反8个输出。图中每一个*表示相连（可编程熔丝导通），所以得到：f=f1+f2=(A*C*!D)+(B*C*!D)。成于大气信达天下ChengduUniversityofInformationTechnology图2_补电路中D触发器的实现：直接利用图2-18宏单元中的可编程D触发器来实现。时钟信号CLK由I/O脚输入后进入芯片内部的全局时钟专用通道，直接连接到可编程触发器的时钟端。可编程触发器的输出与I/O脚相连，把结果输出到芯片管脚。这样PLD就完成了图2_补所示电路的功能。（以上这些步骤都是由软件自动完成的，不需要人为干预）图2_补的电路是一个很简单的例子，只需要一个宏单元就可以完成。但对于一个复杂的电路，一个宏单元是不能实现的，这时就需要通过并联扩展项和共享扩展项将多个宏单元相连，宏单元的输出也可以连接到可编程连线阵列，再做为另一个宏单元的输入。这样PLD就可以实现更复杂逻辑。成于大气信达天下ChengduUniversityofInformationTechnology(3)扩展乘积项图2-20共享扩展乘积项结构成于大气信达天下ChengduUniversityofInformationTechnology图2-21-并联扩展项馈送方式未被使用的乘积项（多个）最多15个并联乘积项，5个本身提供，共20个输入“或”逻辑成于大气信达天下ChengduUniversityofInformationTechnology(4)可编程连线阵列(5)不同的LAB通过在可编程连线阵列(PIA)上布线，以相互连接构成所需的逻辑。图2-22

PIA信号布线到LAB的方式如果不需要触发器，也可以将此触发器旁路，信号直接输给PIA或输出到I/O脚。ChengduUniversityofInformationTechnology图2-13PLA逻辑阵列示意图CPLD的宏单元的与或阵列较大，通常不能完全被应用，且宏单元之间主要通过高速数据通道连接，其容量有限，限制了器件的灵活布线。ChengduUniversityofInformationTechnology图2-4PLD的互补缓冲器图PLD的互补输入图PLD中与阵列表示图简单模式输出结构ChengduUniversityofInformationTechnologyChengduUniversityofInformationTechnology需专门ROM进行数据配置最多有8个或项，每个或项最多有32个与项Altera、Xilinx：数千门~数百万门；图中每一个*表示相连（可编程熔丝导通），所以得到：f=f1+f2=(A*C*!D)+(B*C*!D)。(6)I/O控制块图2-23-EPM7128S器件的I/O控制块多路选择器电路应如何处理？图2-24FPGA查找表单元：（复杂可编程逻辑器件）ChengduUniversityofInformationTechnology触发器的输出与I/O脚相连，把结果输出到芯片管脚。（以上这些步骤都是由软件自动完成的，不需要人为干预）ChengduUniversityofInformationTechnology中小规模（1000-50000）计算机学院刘双虎下面是一个4输入与门的例子是第m-1列p-1行单元的值下面是一个4输入与门的例子5FPGA/CPLD测试技术如果不需要触发器，也可以将此触发器旁路，信号直接输给PIA或输出到I/O脚。直接利用图2-18宏单元中的可编程D触发器来实现。ChengduUniversityofInformationTechnology(1)逻辑阵列块(LAB)成于大气信达天下ChengduUniversityofInformationTechnology2.4FPGA结构与工作原理2.4.1查找表图2-25

FPGA查找表单元内部结构图2-24

FPGA查找表单元：成于大气信达天下ChengduUniversityofInformationTechnology目前FPGA中多使用4输入的LUT，所以每一个LUT可以看成一个有4位地址线的16x1的RAM。当用户通过原理图或HDL语言描述了一个逻辑电路以后，PLD/FPGA开发软件会自动计算逻辑电路的所有可能的结果，并把结果事先写入RAM,这样，每输入一个信号进行逻辑运算就等于输入一个地址进行查表，找出地址对应的内容，然后输出即可。下面是一个4输入与门的例子实际电路LUT的实现方式查找表原理(1/2)成于大气信达天下ChengduUniversityofInformationTechnologya,b,c,d输入逻辑输出地址RAM中存储的内容00000000000001000010....0...01111111111查找表原理(2/2)成于大气信达天下ChengduUniversityofInformationTechnology查找表结构的FPGA逻辑实现原理(1/2)我们还是以图2-补电路的为例：图2_补简单组合逻辑成于大气信达天下ChengduUniversityofInformationTechnologyA,B,C,D由FPGA芯片的管脚输入后进入可编程连线，然后作为地址线连到到LUT，LUT中已经事先写入了所有可能的逻辑结果，通过地址查找到相应的数据然后输出，这样组合逻辑就实现了。该电路中D触发器是直接利用LUT后面D触发器来实现。时钟信号CLK由I/O脚输入后进入芯片内部的时钟专用通道，直接连接到触发器的时钟端。触发器的输出与I/O脚相连，把结果输出到芯片管脚。这样PLD就完成了图2_补所示电路的功能。查找表结构的FPGA逻辑实现原理(2/2)成于大气信达天下ChengduUniversityofInformationTechnology4、FPGA/CPLD生产商成于大气信达天下ChengduUniversityofInformationTechnology2.5FPGA/CPLD测试技术2.5.1内部逻辑测试2.5.2JTAG边界扫描测试图边界扫描电路结构成于大气信达天下ChengduUniversityofInformationTechnology

JTAG边界扫描测试边界扫描IO引脚功能成于大气信达天下ChengduUniversityofInformationTechnologyFPGA器件含有丰富的触发器资源，易于实现时序逻辑，如果要求实现较复杂的组合电路则需要几个CLB结合起来实现。CPLD的与或阵列结构，使其适于实现大规模的组合功能，但触发器资源相对较少。CPLD与FPGA的区别及应用选型（1/3）FPGA采用SRAM进行功能配置，可重复编程，但系统掉电后，SRAM