微机原理与接口技术

微机原理与接口技术第一页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.1存储器概述5.2半导体存储器的基本知识5.3微机系统中的主存储器组织5.4高速缓冲存储器5.5辅助存储器第二页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.1存储器概述一个双稳态的半导体电路或磁性材料的存储元均可存储一位二进制代码，这个二进制代码位是存储器中最小的存储单位，称为一个存储位或存储元。由若干个存储元组成一个存储单元。由许多存储单元组成一个存储器。有了存储器，计算机就具有记忆能力。由存放程序和数据的各类存储设备及相关软件构成存储系统。第三页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.1存储器概述5.1.1存储器的分类——按存储介质分类磁盘存储器磁带存储器光介质存储器存储器半导体存储器磁表面存储器掩模只读存储器MROM可编程只读存储器PROM可擦除可编程只读存储器EPROM电可擦可编程只读存储器EEPROM快闪存储器FlashMemory随机存储器RAM只读存储器ROM单极型(MOS)半导体存储器双极型(TTL)半导体存储器动态DRAM静态SRAM硬盘软盘第四页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.1存储器概述5.1.1存储器的分类——按信息的可保存性分类易失性存储器非易失性存储器磁盘存储器磁带存储器光介质存储器存储器半导体存储器磁表面存储器掩模只读存储器MROM可编程只读存储器PROM可擦除可编程只读存储器EPROM电探险可编程只读存储器EEPROM快闪存储器FlashMemory随机存储器RAM只读存储器ROM单极型(MOS)半导体存储器双极型(TTL)半导体存储器动态DRAM静态SRAM硬盘软盘第五页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.1存储器概述5.1.1存储器的分类——按在计算机系统中的作用分类主存储器——又称内部存储器，用来存放当前正在使用或者经常使用的程序和数据，CPU可直接对它进行访问。主存由半导体存储器组成，包括ROM和RAM两种类型，其中ROM用于存放系统软件、系统参数或永久性数据，RAM用于存放临时性数据和应用程序，主要采用单极型(MOS)半导体存储器件。辅助存储器——又称外部存储器，主要用来存放当前暂时不参加运算的程序和数据，通常CPU不直接访问辅存。高速缓冲存储器(Cache)——用于弥补计算机内部各器件之间的速度差异。主要采用双极型(TTL)半导体存储器件。第六页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.1存储器概述5.1.2存储器的主要性能指标存储容量——存储器能够存储二进制信息的数量，常用单位：B、KB、MB、GB、TB。计算机可直接寻址的主存容量由地址码位数确定。存储器存取时间和存取速度——存储器存取时间又称为存储器访问时间，是指从启动一次存储器操作到完成该操作所经历的时间，也称为读写时间。存取速度是存取时间的倒数。磁表面存储器不同于半导体存储器，其数据存取需要磁头的机械运动，因此其操作过程由：磁道定位时间、磁头等待时间、读写时间及传送时间等部分组成，而且定位时间、磁头等待时间都与磁头当前的位置和要存取的数据位置有关，因此通常采用平均值表示。价格/位——常用每字节或每MB成本表示，即C=价格/容量可靠性——通常用平均无故障工作时间（MeanTimeBetweenFailures，简称MTBF）即两次故障之间的平均时间来衡量。第七页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.1存储器概述5.1.3存储系统的概念存储系统由存放程序和数据的各类存储设备及相关软件构成。应用程序员透明，并且从应用程序员角度看它是一个存储器速度接近最快的那个存储器容量与容量最大的那个存储器相等或接近单位容量的价格接近最便宜的那个存储器高低小大快慢辅存寄存器缓存主存磁盘光盘磁带速度容量价格位／CPUCPU主机第八页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.1存储器概述5.1.3存储系统的概念存储系统由存放程序和数据的各类存储设备及相关软件构成。高速缓存的引入，把慢速的内存当高速内存来使用。虚拟存储器技术是在内存与外存之间引入相应的硬件和软件，把大容量的外存当大容量的内存来使用。分级存储器结构示意图CPU内部寄存器高速缓冲存储器(Cache)内存储器外存储器容量增速度、位价格减第九页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.1存储器概述5.2半导体存储器的基本知识5.3微机系统中的主存储器组织5.4高速缓冲存储器5.5辅助存储器第十页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.2半导体存储器的基本知识5.2.1半导体存储器的特点速度快，存取时间可达到纳秒(ns)级高度集成化，不仅存储单元所占的空间小，而且译码电路和数据缓冲寄存器以及存储单元都集成在一个芯片中，体积特别小功耗低，一般为几十毫瓦(mW)第十一页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.2半导体存储器的基本知识5.2.2半导体存储器芯片的结构地址译码和驱动I/O控制电路地址锁存存储体读写控制ABCBDB第十二页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.2半导体存储器的基本知识5.2.2半导体存储器芯片的结构地址译码和驱动I/O控制电路地址锁存存储体读写控制ABCBDB位片结构——组成存储单元的存储元只有一位，译码选中一个存储单元时只能进行一位信息的读写，即字长等于1位。字片结构——字长大于1位，可以为4位或8位等。存储芯片的容量一般用字数×字长表示。如：1K×1位、128×8位SRAM常采用字片结构，DRAM常采用位片结构。第十三页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.2半导体存储器的基本知识5.2.2半导体存储器芯片的结构地址译码和驱动I/O控制电路地址锁存存储体读写控制ABCBDB地址锁存器的作用是保存CPU输入的地址信息，以等待译码电路选择存储单元。第十四页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.2半导体存储器的基本知识5.2.2半导体存储器芯片的结构地址译码和驱动I/O控制电路地址锁存存储体读写控制ABCBDB译码器将地址码转换成译码器输出线上相应的有效电平，表示选中某一存储单元，并由驱动器提供驱动电流去驱动相应的读写电路，完成被选中单元的读写操作。译码驱动方式有两种：一维地址译码、二维地址译码。第十五页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.2半导体存储器的基本知识5.2.2半导体存储器芯片的结构一维地址译码——每个存储单元连在一条字线上，由地址译码器驱动字线。缺点：当地址线增加时，译码器的复杂度按2n增加。第十六页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.2半导体存储器的基本知识5.2.2半导体存储器芯片的结构二维地址译码——把n位地址分成大致相等的两段，一段用于水平方向作X地址线，另一段用于垂直方向作Y地址线，存储单元的地址由X和Y两个方向的地址来决定。第十七页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.2半导体存储器的基本知识5.2.2半导体存储器芯片的结构地址译码和驱动I/O控制电路地址锁存存储体读写控制ABCBDB包括读出放大器、写入电路和读写控制电路，用以完成被选中存储单元中各位的读出和写入操作。第十八页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.2半导体存储器的基本知识5.2.2半导体存储器芯片的结构地址译码和驱动I/O控制电路地址锁存存储体读写控制ABCBDB控制逻辑接收CPU送来的启动、读、写及清除命令，经控制电路处理后，由控制逻辑产生一组时序信号来控制存储器的读出和写入操作。第十九页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.2半导体存储器的基本知识5.2.3典型芯片SRAM引脚特点地址线An接CPU的地址总线AB数据线Dm接CPU的数据总线DB片选线/CE（/CS）由CPU的AB线译码产生读写线/OE、/WE由CPU的控制线/RD、/WR控制ABDBVCCGND/RD/WR/OE/WE/CSA0~AnD0~Dm译码电路第二十页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.2半导体存储器的基本知识5.2.3典型芯片1.SRAM存储芯片——Intel21141K×4bit的SRAM存储器芯片

VCCGNDA3A4A5A6A7A8I/O1I/O2I/O3I/O4输入数据控制行选择6464存储矩阵列I/O电路列选择A0A2A1A9A6A5A4A3A0A1A2GNDCSWECSWEVccA7A8A9I/O1I/O2I/O3I/O4123456789181716151413121110（b）Intel2114的外部引脚

（a）Intel2114的内部结构

第二十一页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.2半导体存储器的基本知识5.2.3典型芯片2.SRAM存储芯片——Intel62648K×8bit低功耗CMOSSRAM

A0A1A2A10Y译码存储体存储体控制逻辑X译码A3A9A11A12……I/O缓冲D0～D7VCCCS2A8A9A10A112728262524232221201918171615D7D6D5D4D3NCA12A7A6A5A4A3A2A1A0D0D1D2GND21345678910111213146264…（b）外部引脚图

（a）内部结构

第二十二页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.2半导体存储器的基本知识5.2.3典型芯片2.SRAM存储芯片——Intel62648K×8bit低功耗CMOSSRAM提供两条片选线是为了应用时控制方式多样读写线为两条是为不同CPU服务/CS1接低、CS2控制/CS1

CS2

GND6264CS2接高、/CS1控制/CS1

CS2VCC6264

8086CPU

6264SRAM读:/RD=L,/WR=H;/WE=H,/OE=L写:/RD=H,/WR=L;/WE=L,/OE=H8086CPU与6264SRAM的接线图

/WE/OE80866264/WR/RD6805CPU6264SRAM读:R//W=H;/WE=H,/OE=L写:R//W=L;/WE=L,/OE=LMOTOROLA6805CPU与6264SRAM接线图

R/W/WE/OEGND68056264/CS1CS2/OE/WED0~D7HHXX高阻LHLH数据输出（读有效）LHHL数据输入（写有效）LHLL数据输入（写有效）第二十三页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.2半导体存储器的基本知识5.2.3典型芯片3.DRAM存储芯片——Intel4164

64K×1bit的DRAM存储器芯片（a）Intel4164的内部结构

（b）Intel4164的外部引脚

第二十四页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.2半导体存储器的基本知识5.2.3典型芯片4.EPROM存储芯片——Intel27162K×8bitGNDVCCGNDVPPO0～O7数据输出输出缓冲Y门16Kbit存储矩阵输出允许片选和编程逻辑Y译码X译码……A0～A10地址输入O2O1O0A0A1A2A3A4A5A6A7111098765432112141516171819202122232413O4O5O6O7A10VPPA9A8VCCO3Intel2716存储器芯片的内部结构框图及外部引脚第二十五页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.1存储器概述5.2半导体存储器的基本知识5.3微机系统中的主存储器组织5.4高速缓冲存储器5.5辅助存储器第二十六页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.3微机系统中的主存储器组织5.3.1存储器的扩展技术1.存储器容量的扩展根据存储器所要求的容量和选定的存储芯片的容量，就可以计算出总的芯片数，即：总片数=总容量/单个芯片容量例如:存储器容量为8K×8bit，若选用2114芯片(1K×4bit)，则需要(8K×8bit)/(1K×4bit)=8×2(片)

存储器扩展技术有位扩展、字扩展和位字同时扩展三种。第二十七页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.3微机系统中的主存储器组织5.3.1存储器的扩展技术1.存储器容量的扩展位扩展：因每个字的位数不够而扩展数据输出线的数目；字扩展：因总的字数不够而扩展地址输入线数目，也称为地址扩展；存储芯片存储模块存储体进行位扩展,以实现按字节编址的结构进行字扩展,以满足总容量的要求第二十八页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.3微机系统中的主存储器组织5.3.1存储器的扩展技术1.存储器容量的扩展——位扩展例如：用64K×1bit的存储器芯片组成64K×8bit的存储器，所需芯片数为(64K×8bit)/(64K×1bit)=8(片)A08A07A06A05A04A03A02A01A15I/O64K×1bitI/OI/OI/OI/OI/OI/OI/OA15～A0D7～D0等效为64K×8bit芯片组D0D7数据总线地址总线A0A15第二十九页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.3微机系统中的主存储器组织5.3.1存储器的扩展技术1.存储器容量的扩展——字扩展例如：用8K×8bit的SRAM组成64K×8bit的存储器，所需芯片数为(64K×8bit)/(8K×8bit)=8(片)D0~D7⑧64K*1D0~7⑦64K*1D0~7⑥64K*1D0~7⑤64K*1D0~7④64K*1D0~7③64K*1D0~7②64K*1D0~7CS1①8K*8D0~7CS3-8译码器Y0Y1Y7………A13

A14

A15

A0~A12R/W64K*8A0~A15D0~D7R/WCS等效为第三十页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.3微机系统中的主存储器组织5.3.1存储器的扩展技术1.存储器容量的扩展——字扩展例如：用8K×8bit的SRAM组成64K×8bit的存储器，所需芯片数为(64K×8bit)/(8K×8bit)=8(片)芯片A15～A13A12～A0地址范围（空间）1#000000…0~111…10000H~1FFFH2#001000…0~111…12000H~3FFFH3#010000…0~111…14000H~5FFFH4#011000…0~111…16000H~7FFFH5#100000…0~111…18000H~9FFFH6#101000…0~111…1A000H~BFFFH7#110000…0~111…1C000H~DFFFH8#111000…0~111…1E000H~FFFFH第三十一页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.3微机系统中的主存储器组织5.3.1存储器的扩展技术1.存储器容量的扩展——字和位同时扩展例如：用16K×4bit的SRAM组成64K×8bit的存储器，所需芯片数为(64K×8bit)/(16K×4bit)=4×2(片)D7～D4D3～D016K×4bit16K×4bit16K×4bit16K×4bit16K×4bit16K×4bit16K×4bit16K×4bit译码器A14A15A13～A0第三十二页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.3微机系统中的主存储器组织5.3.1存储器的扩展技术2.存储器芯片的地址分配和片选CPU要实现对存储单元的访问，首先要选中存储芯片，即进行片选；然后再从选中的芯片中依据地址码选择出相应的存储单元，以进行数据存取，这称为字选。地址总线的低位地址线直接与各存储芯片的地址线连接。所需低位地址线的数目N与存储芯片容量L的关系：L＝2N。地址总线余下的高位地址线经译码后，做各存储芯片的片选。通常M/IO信号也参与片选译码。第三十三页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.3微机系统中的主存储器组织5.3.1存储器的扩展技术2.存储器芯片的地址分配和片选例如：设某系统地址总线宽度为20bit，数据总线宽度为8bit。现采用8K8芯片实现32KB扩展存储器。扩展存储器共需要8K8的存储芯片数量N＝(32K8)/(8K8)=41片数据线：芯片数据线互连后与系统数据线连接；读写控制线：所有芯片的读/写线分别互连后与系统相连；低位地址线：8K容量的存储芯片需要13根地址线进行字选，所有芯片地址线互连后与系统的低13位地址线（A0-A12）连接；高位地址线：剩余的7根系统地址线（A13-A19）可用于产生所需的4根片选线；第三十四页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.3微机系统中的主存储器组织5.3.1存储器的扩展技术2.存储器芯片的地址分配和片选常用的片选控制译码方法有线性选择法、译码法（部分译码法、全译码法）等。线性选择法CPU的某条片选地址线直接接存储器芯片的片选端部分译码法CPU的部分片选地址线参加译码输出控制片选端全译码法CPU的全部片选地址线参加译码输出控制片选端地址信号不完全确定，所以存在地址重叠问题，浪费寻址空间，并可能导致误操作第三十五页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.3微机系统中的主存储器组织5.3.1存储器的扩展技术2.存储器芯片的地址分配和片选——线选法当存储器容量不大，所使用的存储芯片数量不多，而CPU寻址空间远远大于存储器容量时，可用高位地址线直接作为存储芯片的片选信号，每一根地址线选通一块芯片，这种方法称为线性选择法(线选法)。第三十六页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.3微机系统中的主存储器组织5.3.1存储器的扩展技术2.存储器芯片的地址分配和片选——线选法4个片选信号必须使用4根地址线，电路结构简单，缺点是：系统必须保证A16～A13不能同时为有效低电平；因为最高段地址信号(A19～A17)不参与译码，存在地址重叠问题；A13

A16A14

A15R/WD0~D7A0~A12④8K*8D0~7③8K*8D0~7②8K*8D0~7CS1

①8K*8D0~7第三十七页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.3微机系统中的主存储器组织5.3.1存储器的扩展技术2.存储器芯片的地址分配和片选——线选法例:由Z80CPU与1KBROM、1KBRAM构成的计算机系统方框图如下，用线性选择法求出ROM、RAM在内存储器系统中的地址范围

DBA12A11Z80CPUAB1KBRAM/CE1KBROM/CEA0~A9D0~D7第三十八页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.3微机系统中的主存储器组织5.3.1存储器的扩展技术2.存储器芯片的地址分配和片选——线选法例:由Z80CPU与1KBROM、1KBRAM构成的计算机系统方框图如下，用线性选择法求出ROM、RAM在内存储器系统中的地址范围芯片存储量与片内地址、数据线ROM——存储量1KB，地址线A0－A9、数据线D0－D7RAM——存储量1KB，地址线A0－A9、数据线D0－D7存储器芯片与CPU的片选地址线A11——控制ROM芯片的片选端CEA12——控制RAM芯片的片选端CE其余地址线未用第三十九页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.3微机系统中的主存储器组织5.3.1存储器的扩展技术2.存储器芯片的地址分配和片选——线选法例:由Z80CPU与1KBROM、1KBRAM构成的计算机系统方框图如下，用线性选择法求出ROM、RAM在内存储器系统中的地址范围1KB

RAM芯片存储范围图当A15、A14、A13、A10=0000时，1KB

RAM存储范围为0800H~0BFFH当A15、A14、A13、A10=1111时，1KB

RAM存储范围为EC00H~EFFFH由于有4条地址线未参加译码,每个存储单元的地址重码24=16个A15

A14A13A12A11A10A9A8A7A6A5A4A3A2A1A0XXX01X0000000000XXX01X1111111111第四十页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.3微机系统中的主存储器组织5.3.1存储器的扩展技术2.存储器芯片的地址分配和片选——线选法例:由Z80CPU与1KBROM、1KBRAM构成的计算机系统方框图如下，用线性选择法求出ROM、RAM在内存储器系统中的地址范围1KB

ROM芯片存储范围图当A15、A14、A13、A10=0000时，1KB

ROM存储范围为1000H~13FFH当A15、A14、A13、A10=1111时，1KB

ROM存储范围为F400H~F7FFH由于有4条地址线未参加译码,每个存储单元的地址重码24=16个A15A14A13A12A11A10A9A8A7A6A5A4A3A2A1A0XXX10X0000000000XXX10X1111111111第四十一页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.3微机系统中的主存储器组织5.3.1存储器的扩展技术2.存储器芯片的地址分配和片选——线选法优点无存储器芯片片选译码器硬件电路简单缺点较多使用片选地址线各存储芯片地址范围不连续仅用部分片选地地线，存储单元有重复地址不能扩展内存储器第四十二页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.3微机系统中的主存储器组织5.3.1存储器的扩展技术2.存储器芯片的地址分配和片选——部分译码法用高位地址中的一部分地址进行译码产生片选信号。

8KB(2)CS

8KB(1)CS8KB(4)CS

2-4译码器A0~A12A13~A14Y0Y1Y3…...第四十三页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.3微机系统中的主存储器组织5.3.1存储器的扩展技术2.存储器芯片的地址分配和片选——部分译码法共占用25组地址造成地址空间的重叠芯片A19~A15A14A13A12~A0地址空间（顺序方式）①00000000000000000000～111111111111100000H~01FFFH…………11000C0000H~C1FFFH…………11111F8000H~F9FFFH②……01……11000C2000H~C3FFFH…………③……10……11000C4000H~C5FFFH…………④……11……11000C6000H~C7FFFH…………第四十四页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.3微机系统中的主存储器组织5.3.1存储器的扩展技术2.存储器芯片的地址分配和片选——部分译码法第四十五页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.3微机系统中的主存储器组织5.3.1存储器的扩展技术2.存储器芯片的地址分配和片选——部分译码法例:由Z80CPU与1KB

ROM、1KB

RAM构成的计算机系统方框图如下，用部分译码法，求出ROM、RAM在内存储器系统中的地址范围。

DB

A10

Z80CPUAB译码器1KBROM/CE1KBRAM/CE第四十六页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.3微机系统中的主存储器组织5.3.1存储器的扩展技术2.存储器芯片的地址分配和片选——部分译码法例:由Z80CPU与1KB

ROM、1KB

RAM构成的计算机系统方框图如下，用部分译码法，求出ROM、RAM在内存储器系统中的地址范围。芯片存储量与片内地址、数据线ROM、RAM——存储量1KB，地址线A0~A9、数据线D0~D7内存储器容量与CPU地址线存储量2KB——需要11条CPU地址线地址线A0~A9为存储芯片的片内地址线地址线A10为部分片选地址线第四十七页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.3微机系统中的主存储器组织5.3.1存储器的扩展技术2.存储器芯片的地址分配和片选——部分译码法例:由Z80CPU与1KB

ROM、1KB

RAM构成的计算机系统方框图如下，用部分译码法，求出ROM、RAM在内存储器系统中的地址范围。1KB

ROM芯片存储范围图当A15、A14、A13、A12、A11=00000时，1KB

ROM存储范围为0000H~03FFH当A15、A14、A13、A12、A11=11111时，1KB

ROM存储范围为F800H~FBFFH由于A11~A15共5条地址线未参加译码,每个存储单元的地址重码25=32个A15

A14A13A12A11A10A9A8A7A6A5A4A3A2A1A0XXXXX00000000000XXXXX01111111111第四十八页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.3微机系统中的主存储器组织5.3.1存储器的扩展技术2.存储器芯片的地址分配和片选——部分译码法例:由Z80CPU与1KB

ROM、1KB

RAM构成的计算机系统方框图如下，用部分译码法，求出ROM、RAM在内存储器系统中的地址范围。1KB

RAM芯片存储范围图当A15、A14、A13、A12、A11=00000时，1KB

RAM存储范围为0400H~07FFH当A15、A14、A13、A12、A11=11111时，1KB

RAM存储范围为FC00H~FFFFH由于A11~A15共5条地址线未参加译码,每个存储单元的地址重码25=32个A15

A14A13A12A11A10A9A8A7A6A5A4A3A2A1A0XXXXX10000000000XXXXX11111111111第四十九页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.3微机系统中的主存储器组织5.3.1存储器的扩展技术2.存储器芯片的地址分配和片选——部分译码法例:由Z80CPU与1KB

ROM、1KB

RAM构成的计算机系统方框图如下，用部分译码法，求出ROM、RAM在内存储器系统中的地址范围。问:若选择A11作译码输入1KB

ROM芯片存储范围图

范围为0000H~03FFH1KB

RAM芯片存储范围图

范围为0800H~0BFFHA15

A14A13A12A11A10A9A8A7A6A5A4A3A2A1A0XXXX1X0000000000XXXX1X1111111111A15

A14A13A12A11A10A9A8A7A6A5A4A3A2A1A0XXXX0X0000000000XXXX0X1111111111第五十页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.3微机系统中的主存储器组织5.3.1存储器的扩展技术2.存储器芯片的地址分配和片选——部分译码法优点仅用存储系统所需的最少片选地址线最小的译码器电路缺点若合理选用片选地址线，存储芯片地址范围连续若错误选用片选地址线，存储芯片地址范围不连续仅用部分片选地址线，存储单元有重复地址不能扩展内存储器第五十一页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.3微机系统中的主存储器组织5.3.1存储器的扩展技术2.存储器芯片的地址分配和片选——全译码法用全部的高位地址进行译码产生片选信号。

8KB(2)CS

8KB(1)CS

8KB(4)CS译码器A0~A12A13~A19Y0Y1Y3…...第五十二页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.3微机系统中的主存储器组织5.3.1存储器的扩展技术2.存储器芯片的地址分配和片选——全译码法全译码法构成的8K×8bit存储器的连接图第五十三页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.3微机系统中的主存储器组织5.3.1存储器的扩展技术2.存储器芯片的地址分配和片选——全译码法芯片A19～A13A12～A11A10～A0地址范围（空间）1#0000000000000…000000H～007FFH1111…12#0000000010000…000800H～00FFFH1111…13#0000000100000…001000H～017FFH1111…14#0000000110000…001800H～01FFFH1111…1第五十四页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.3微机系统中的主存储器组织5.3.1存储器的扩展技术2.存储器芯片的地址分配和片选——全译码法全译码方式下，系统的每一条地址线都应该参与译码。设该扩展存储器占用0C0000H开始的一段连续地址空间，则可用下表表示系统地址信号与各芯片所占地址空间的关系：从该表中可以看出：低位地址线A12~A0应直接接在存储芯片上，寻址片内8K单元；次高位地址线A14~A13译码后产生片选信号区分4个存储芯片；最高位地址线A19~A15及控制信号M/(/IO)可用作片选信号有效的使能控制。芯片A19~A15

A14A13A12~A0地址空间（顺序方式）①11000000000000000000～1111111111111C0000H～C1FFFH②1100001C2000H～C3FFFH③1100010C4000H～C5FFFH④1100011C6000H～C7FFFH第五十五页，共一百零九页，编辑于2023年，星期六符合要求的全译码电路1D0~D7A0~A12④8K*8D0~7③8K*8D0~7②8K*8D0~7CS1

①8K*8D0~7用门电路完成片选译码电路结构看起来比较复杂。R/WM//IOA19A18A17A16A15A14A13第五十六页，共一百零九页，编辑于2023年，星期六符合要求的全译码电路2用译码器代替门电路完成片选译码，电路工作稳定，结构简练。M//IOA19A18A17A16A15A14A132－4译码器CSR/WD0~D7A0~A12④8K*8D0~7③8K*8D0~7②8K*8D0~7CS1

①8K*8D0~7第五十七页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.3微机系统中的主存储器组织5.3.1存储器的扩展技术2.存储器芯片的地址分配和片选——全译码法全译码法中的译码芯片定义：有N条输入线，则有2N条输出线，且输出线中仅1线为H(L)其余为L(H)。类型：1–2译码器，74LS04（反相器）2–4译码器，74LS1393–8译码器，74LS1384–16译码器，74LS154第五十八页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.3微机系统中的主存储器组织5.3.2主存储器的接口技术1.CPU与SRAM、ROM的连接在微型计算机系统中，CPU对存储器进行读/写操作，首先要由地址总线给出地址信号，选择要进行读/写操作的存储单元，然后通过控制总线发出相应的读/写控制信号，最后才能在数据总线上进行数据交换。所以，存储器芯片与CPU之间的连接实质上就是存储器与系统总线的连接，包括：地址总线的连接数据总线的连接控制总线的连接第五十九页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.3微机系统中的主存储器组织5.3.2主存储器的接口技术1.CPU与SRAM、ROM的连接在连接中需要考虑的问题如下：总线的负载能力。在设计CPU芯片时，一般考虑其输出线的直流负载能力为带一个TTL负载。CPU的时序和存储器的存取速度之间的配合问题。存储器的地址分配和片选问题。控制信号的连接。第六十页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.3微机系统中的主存储器组织5.3.2主存储器的接口技术2.CPU与DRAM的连接DRAM与CPU的连接较复杂，要增加多路转换器和刷新控制部分DRAM芯片的地址是分行、分列、分时输入的DRAM有刷新要求刷新时钟刷新控制多路控制行/列多路器刷新多路器刷新计数器CPUDBRA7～RA0A15～A8A7～A0MA7～MA0A7….A0DRAM芯片（组）A15～A0典型的DRAM与CPU连接电路第六十一页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.3微机系统中的主存储器组织5.3.3PC系列微机的主存储器组织1.8位存储器接口如果数据总线为8位，而主存按字节编址，则匹配关系比较简单。对于8位（或准16位）微处理器，典型的时序安排是占用4个CPU时钟周期，称为T1～T4，构成一个总线周期，一个总线周期中读/写一个8位数据。8位微处理器8088提供读选通、写选通和IO等控制信号去控制存储器系统的读/写操作。第六十二页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.3微机系统中的主存储器组织5.3.3PC系列微机的主存储器组织2.16位存储器接口对于16位的微处理器8086（或80286），数据总线的宽度为16位，因此在一个总线周期内可读/写两个字节，即先送出偶地址，然后同时读/写这个偶地址单元和随后的奇地址单元的内容，用低8位数据总线传送偶地址单元的数据，用高8位数据总线传送奇地址单元的数据，这样读/写的字（16位）被称为规则字。如果读/写的是非规则字，即从奇地址单元开始的字，这时需要安排两个总线周期才能实现。第六十三页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.3微机系统中的主存储器组织5.3.3PC系列微机的主存储器组织2.16位存储器接口8086的存储器组织A0特征00规则字传送10在数据总线的低8位进行字节传送01在数据总线的高8位进行字节传送11不用第六十四页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.3微机系统中的主存储器组织5.3.3PC系列微机的主存储器组织2.16位存储器接口（c）规则字传送A19～A1D7～D0D15～D8=0A0=0XX+1X+1A19～A1D7～D0D15～D8=1A0=0（a）偶地址字节传送XXA0=1A19～A1=0（b）奇地址字节传送D15～D8D7～D0X+1第六十五页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.3微机系统中的主存储器组织5.3.3PC系列微机的主存储器组织2.16位存储器接口X+3X+2（d）奇地址字（低字节）传送A0=1A19～A1D15～D8D7～D0=0XX+1X+3X+2（e）奇地址字（高字节）传送A0=0A19～A1D15～D8D7～D0=1XX+1第六十六页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.3微机系统中的主存储器组织5.3.3PC系列微机的主存储器组织3.32位存储器接口32位微处理器的存储器系统由4个存储体组成，存储体选择通过选择信号实现。如果要传送一个32位数，那么4个存储体都被选中；若要传送一个16位数，则有2个存储体被选中；若传送的是8位数，则只有一个存储体被选中。32位微处理器的存储器组织32位微处理器的写选通信号第六十七页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.3微机系统中的主存储器组织5.3.3PC系列微机的主存储器组织4.64位存储器接口64位微处理器的存储系统由8个存储体组成，存储体选择通过选择信号实现。如果要传送一个64位数，那么8个存储体都被选中；如果要传送一个32位数，那么有4个存储体被选中；若要传送一个16位数，则有2个存储体被选中；若传送的是8位数，则只有一个存储体被选中。第六十八页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.3微机系统中的主存储器组织5.3.4DRAM内存条简介在PC中通常是把若干个DRAM芯片焊接在一定规格的印制电路板（PCB）上，组成一个插件模块，PC主板上有相应的插座，便于扩充存储容量和更换模块，这种插件模块称为内存条。根据内存条上的引脚多少，可以把内存条分为30线、72线、168线等几种。30线与72线的内存条又称为单列存储器模块SIMM(SingleinLineMemoryModule)，一种两侧都提供相同信号的内存结构，这样的内存要成对安装才能使用。168线的内存条又称为双列存储器模块DIMM(DoubleinLineMemoryModule)。第六十九页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.3微机系统中的主存储器组织5.3.4DRAM内存条简介根据内存条上使用的存储芯片的不同，内存条可分为：EDO（ExtenedDataOutput）RAM——扩充数据输出随机存储器。SDRAM（SynchronousDynamicRandomAccessMemory）——同步动态随机存储器。DDR（DoubleDataRate）SDRAM——双倍数据传输的SDRAM。DDR2（DoubleDataRate2）SDRAM。DDR3（DoubleDataRate3）SDRAM。第七十页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.1存储器概述5.2半导体存储器的基本知识5.3微机系统中的主存储器组织5.4高速缓冲存储器5.5辅助存储器第七十一页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.4高速缓冲存储器5.4.1Cache的工作原理Cache是为了把由DRAM组成的大容量内存储器都看作是高速存储器而设置的小容量局部存储器,一般由高速SRAM构成。Cache的有效性是利用了程序对存储器的访问在时间上和空间上所具有的局部区域性。缓存CPU主存容量小速度高容量大速度低解决了速度与成本的矛盾第七十二页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.4高速缓冲存储器5.4.1Cache的工作原理第七十三页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.4高速缓冲存储器5.4.1Cache的工作原理主存和缓存按块存储块的大小相同B

为块长~~~~……主存块号主存储器012m－1字块0字块1字块M－1主存块号块内地址m位b位n位M块B个字缓存块号块内地址c位b位C块B个字~~~~……字块0字块1字块C－1012c－1标记Cache缓存块号第七十四页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.4高速缓冲存储器5.4.1Cache的工作原理访问的数据在Cache中的次数(即命中的次数)与总的访问次数之比称为命中率。影响命中率的因素：Cache的容量Cache块的划分Cache块与主存块之间的映射关系一般Cache与内存的空间比为4：1000命中率＝第七十五页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.4高速缓冲存储器5.4.2主存与Cache的地址映射方式为了把主存块放到Cache中，必须应用某种方法把主存地址定位到Cache中，这一过程称为地址映射。从原理上，可以把映像关系分为三种方式：直接映射方式全相联映射方式组相联映射方式第七十六页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.4高速缓冲存储器5.4.2主存与Cache的地址映射方式——直接映射Cache中全部单元被划分成大小固定的页；内存则被划分成段,段再被划分成与Cache大小相同的页。Cache中的各页只接收内存中相同页号的内容,地址索引机构中存放的标记地址是内存的段号。寻址操作时只需比较段号，无需比较页号,大大减少了地址比较次数。Cache的块号j与主存的块号i的对应关系为： j=i

mod

N (N为Cache的块数)优点：简单、成本低、易实现、地址变换速度快、不涉及替换算法缺点：不够灵活、Cache的块冲突概率高、空间利用率低第七十七页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.4高速缓冲存储器5.4.2主存与Cache的地址映射方式——直接映射字块2m-1字块c字块2N+1-1字块2N

+1字块字块2N-1字块1字块0………主存储体字块1标记字标记字块2N-1标记Cache存储体t位012c-1…字块字块地址主存字块标记t

位N

位b

位主存地址比较器（t位）=≠不命中有效位=1？*m位Cache内地址否是命中每个主存块i只能和一个缓存块对应；每个缓存块j可以和若干个主存块对应j=i

mod

N字块2N+1字块2N字块0字块0第七十八页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.4高速缓冲存储器5.4.2主存与Cache的地址映射方式——全相联映射Cache和内存均分为若干个字节数相同的页。内存中的任一页都可被调入Cache的任一页中，所调入页的页号需全部存入地址索引机构中。寻址时,需将寻址地址同索引机构中的全部标记地址(页号)进行比较。这是一个理想方案，但实际很少使用，或只适用于小容量Cache，原因是：标记位数增加比较多，使Cache标记容量加大访问Cache时需要和Cache的全部标记进行比较才能确定是否命中优点：灵活、Cache的块冲突概率小、空间利用率高、缺点：地址变换速度慢、成本高、实现困难第七十九页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.4高速缓冲存储器5.4.2主存与Cache的地址映射方式——全相联映射主存中的任一块可以映射到缓存中的任一块字块2m－1字块2N－1字块1字块0……字块2N－1字块1字块0…标记标记标记主存字块标记

字块内地址主存地址m=t+N

位b位m

=

t+NCache存储器主存储器字块0第八十页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.4高速缓冲存储器5.4.2主存与Cache的地址映射方式——组相联映射主存根据Cache大小被分为若干区，再将主存空间和Cache空间的每个区分成若干组，组内分成块。各组为直接映射，组内为全相联映射。这种方式是前两种方式的折中第八十一页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.4高速缓冲存储器5.4.2主存与Cache的地址映射方式——组相联映射

0

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

0

1

2

3

4

5

6

7第0组第1组第2组第3组第0组第1组第2组第3组第0组第1组第2组第3组Cache主存第0区第1区组间——直接映射组内——全相联映射第八十二页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.4高速缓冲存储器5.4.3替换策略当Cache不命中时，必须用一个适当的方法在Cache中选择一个即将被置换的旧块，然后用新块置换旧块，这称为替换策略或替换算法。对于直接映射方式来说，可以作为被置换的旧块只有唯一的一个。全相联映射和组相联映射方式则存在多中选一的问题，常用的替换策略有以下3种：先进先出(FIFO)策略使用次数最少(LFU)策略近期最少使用(LRU)策略第八十三页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.4高速缓冲存储器5.4.3替换策略先进先出(FIFO)策略把最先调入Cache的字块替换出去。优点：实现容易，开销小。缺点：效果不佳。使用次数最少(LFU)策略将迄今为止使用次数最少的字块作为被替换的旧块。需要统计每一块被使用的次数，需要较多的硬件资源，效果比FIFO好。近期最少使用(LRU)策略把一组中近期最少使用的字块替换出去，此策略需随时记录Cache中各字块的使用情况。其平均命中率比FIFO和LFU高，第八十四页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.4高速缓冲存储器5.4.4Cache的更新策略第八十五页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.4高速缓冲存储器5.4.4Cache的更新策略

访问Cache取出信息送CPU

访问主存取出信息送CPU将新的主存块调入Cache中执行替换算法腾出空位

结束命中？Cache满？CPU发出访问地址

开始是否是否第八十六页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.4高速缓冲存储器5.4.4Cache的更新策略在具有Cache的系统中，同一个数据有两个拷贝，一个在主存，一个在Cache中。因此，当对Cache进行了写操作时，就会出现如何使Cache与主存内容保持一致的问题。针对这一情况，通常有如下几种解决方法:写直达法(WriteThrough)写回法(WriteBack)写一次法(WriteOnce)

第八十七页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.4高速缓冲存储器5.4.4Cache的更新策略1.写直达法(WriteThrough)每次写入Cache时，同时也写入主存，使主存与Cache相关页内容始终保持一致。优点：简单，能保持主存与Cache副本的一致性，Cache中任意页的内容都可被随时置换，决不会造成数据丢失的错误；缺点：每次写Cache都要进行慢速的访主存操作，影响工作速度。第八十八页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.4高速缓冲存储器5.4.4Cache的更新策略2.写回法(WriteBack)每次只是暂时将数据写入Cache，并用标志将该页加以注明。当Cache中任一页数据被置换时，只要在它存在期间发生过对它的写操作,那么在该页被覆盖之前必须将其内容写回到对应主存位置中去；如果该页内容没有被改写,则其内容可以直接淘汰，不需回写。这种方法的速度比写直达法快,但结构要复杂的多,而且主存中的页未经随时修改，可能失效。第八十九页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.4高速缓冲存储器5.4.4Cache的更新策略3.写一次法(WriteOnce)是一种基于写回法又结合了写直达法的写策略，即写命中和写未命中的处理与写回法基本相同，只是第一次写命中时要同时写入主存。此法主要用于多级Cache和对称多处理器系统中(多个Cache的内容需要保持一致)。在第一次片内Cache写命中时，CPU要在总线上启动一个存储器写周期。其他Cache监听到此主存块地址及写信号后，即可把它们各自保存的该块拷贝及时作废。尔后若有对此块的再次或多次写命中，则按写回法处理，无需再送出信号了。这样虽然第一次写命中时花费了一个存储周期，但对维护系统全部Cache的一致性有利。第九十页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.1存储器概述5.2半导体存储器的基本知识5.3微机系统中的主存储器组织5.4高速缓冲存储器5.5辅助存储器第九十一页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.5辅助存储器辅助存储器也称为外部存储器，它是主存的后备和补充，用来存放当前不需立即使用的信息，一旦需要，再与主存成批交换数据。辅助存储器的特点：容量大、存储速度较慢、每位价格低目前常用的辅助存储器主要有：磁介质存储器（如硬磁盘、磁带等）光盘存储器半导体大容量存储器（如U盘、固态盘等）第九十二页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.5辅助存储器磁介质存储器原理写入——在磁头线圈中加入磁化电流（写电流），并使磁层移动，在磁层上形成连续的小段磁化区域（位单元）。局部磁化单元载磁体写线圈SNI局部磁化单元写线圈SN铁芯磁通磁层写入“0”写入“1”I第九十三页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.5辅助存储器磁介质存储器原理读出——磁头线圈中不加电流，磁层移动。当位单元的转变区经过磁头下方时，在线圈两端产生感应电势。N读线圈S读线圈SN铁芯磁通磁层运动方向运动方向ssttffee读出“0”读出“1”第九十四页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.5辅助存储器5.5.1硬盘存储器1.硬盘的基本结构与分类——硬盘的基础结构硬盘控制器(HDC)对硬盘进行管理，并在主机和硬盘之间传送数据。硬盘控制器以适配卡的形式插在主板上或者直接集成在主板上，然后通过电缆与硬盘驱动器相连。硬盘驱动器(HDD)中有盘片、磁头、主轴电动机、磁头定位机构、读写电路和控制逻辑等。磁盘控制器磁盘驱动器盘片主机第九十五页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.5辅助存储器5.5.1硬盘存储器1.硬盘的基本结构与分类——硬盘的分类根据磁头与盘片是否是一个密封的整体，硬盘存储器可分为：温彻斯特盘——根据温彻斯特技术设计制造的，主要特点是磁头、盘片、磁头定位机构、主轴，甚至连读/写驱动电路等都密封在一个盘盒内，构成一个磁盘组合体。这个组合体系不可随意拆卸，防尘性能好、可靠性高、对使用环境要求不高。非温彻斯特盘——磁头和盘片等不是密封的，因此要求有超净的使用环境，只能用于中型、大型计算机机房中。第九十六页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.5辅助存储器5.5.1硬盘存储器1.硬盘的基本结构与分类——硬盘的分类根据磁头是否可移动，硬盘存储器可分为：固定头硬盘——每个磁道对应一个磁头。工作时，磁头无径向移动，因此，省去了碰头寻道时间。固定头硬盘机的特点是存取速度快，磁头处于加载工作状态即可开始读写，但由于碰头太多，使磁盘的道密度不可能很高，而整个磁盘机的造价却比较高。活动头硬盘——每个盘面上只有一个读/写头，安装在读写臂上，当需要在不同磁道上读写时，要驱动读写臂沿盘面做径向移动。由于增加了寻道时间，所以其存取时间比固定头硬盘机要长。第九十七页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.5辅助存储器5.5.1硬盘存储器1.硬盘的基本结构与分类——硬盘的分类磁道固定磁头移动磁头移动磁头多盘片磁盘第九十八页，共一百零九页，编辑于2023年，星期六第5章微机的存储系统

5.