8086系统结构课件

微机原理及接口技术

—第2章：8086系统结构胡玉景2023/5/251第2章8086系统结构8086CPU结构8086的引脚及其功能8086存储器组织8086系统配置8086CPU的时序2023/5/2521.由于制造工艺的原因，微处理器的结构方面所受的限制①引脚数限制：（出于工艺和成本考虑）8086：40脚80386：132脚80486：168脚Pentium273脚PentiumIII370脚②芯片面积限制：增大芯片面积，成本增加，合格率下降③器件速度限制：采用MOS工艺，集成度提高，降低功耗，但速度较慢、负载能力较弱。2023/5/2532.16位微处理器基本结构具有如下特点①引脚功能复用在不影响功能的情况下，提高引脚利用率,减少引脚数目，简化系统。例如：“读／写”信号控制数据处于输入还是输出状态。②单总线、累加器结构由于芯片面积限制，使微处理器内部寄存器的数目，数据通路位数受到限制，绝大多数微处理器内部采用单总线、累加器为基础的结构。2023/5/254③可控三态电路当总线处于高阻状态时，该总线在逻辑上与所有连接负载断开。采用可控三态电路与总线相连，当微处理器外总线同时连接多个部件，可避免总线冲突相信号串扰，不工作器件所连的三态电路处于高阻状态。④总线分时复用同一总线在不同时间传输的是不同功能的信号。地址总线和数据总线使用了相同的引脚，节省了引脚但增加了操作时间。8086/8088采用总线分时复用方法在不影响CPU功能的情况下，减少了CPU的引脚数目，使系统得到简化。2023/5/2558086微处理器，外型为40引脚双列直插式时钟频率有3种：8086型微处理器为5MHz，8086—2型为8MHz，8086—1型为10MHz；8086CPU有16根数据线和20根地址线，直接寻址空间为220，即为1M字节。8088CPU内部结构与8086基本相同(但对外数据总线只有8条，称为准16位微处理器)。3.Intel8086CPU2023/5/256微处理器基本结构算术逻辑单元ALU（ArithmeticLogicUnit）运算器，主要是算术运算和逻辑运算累加器（Accumulator）：最常使用的寄存器标志（Flag）寄存器：反映运算结果的辅助信息可编程寄存器通用寄存器：数量较多，具有多种用途专用寄存器：只用于特定目的指令处理单元控制器，执行指令实现其功能指令执行过程：读取指令、指令译码和执行指令示意图2023/5/2578086/8088微处理器的编程结构编程结构：是指从程序员和使用者的角度看到的结构，亦可称为功能结构。从功能上来看，8086CPU可分为两部分，即总线接口部件BIU（BusInterfaceUnit）和执行部件EU（ExecutionUnit）。2-18086CPU结构2023/5/258示意图2023/5/259图2-18086的内部结构框图EU控制器ALU标志寄存器

AHAL

BHBLCHCL

DHDL

SP

BP

SI

DI通用寄存器1234内部寄存器

IP

ES

SS

DS

CS输入/输出控制电路外部总线∑地址加法器6位指令队列缓冲器总线接口部件（BIU)16位ALU数据总线队列总线16位数据总线20位地址总线暂存器执行部件(ALU)2023/5/2510图2-18088的内部结构框图2023/5/2511总线接口单元指令队列、指令指针、段寄存器、地址加法器和总线控制逻辑管理与系统总线的接口，负责对存储器和外设访问执行单元算数逻辑单元、通用寄存器、标志寄存器和控制电路负责指令译码、数据运算和指令执行指令预取EU单元译码执行指令，同时BIU单元读取后续指令最简单的指令流水线技术2023/5/25121、总线接口部件(BIU)功能：生成访问单元地址、取指令，送入指令队列，读写操作数和总线控制，实现CPU与存储器和I/O接口之间的数据传送。一、8086的内部结构访问存储器时，需要生成20位的物理地址；要不断从内存中取指令并送到指令队列；执行指令时，配合执行部件从指定的内存单元或外设端口中取数据，并将数据传送给执行部件；或把执行部件的操作结果传送给指定的M或I/O口2023/5/2513组成：①16位段寄存器(DS、CS、ES、SS)；

②16位指令指针寄存器IP(指向下一条要取出的指令代码)；

③20位地址加法器(用来产生20位地址)；

④6字节(8088为4字节)指令队列缓冲器；

⑤总线控制逻辑。2023/5/25141）BIU的段寄存器16位段寄存器CS、DS、SS、ES用来识别当前可寻址的四个段，功能：CS：代码段寄存器，指示当前执行程序所在存储器的区域DS：数据段寄存器，指示当前程序所用之数据的存储器区域。SS：堆栈段寄存器，指示当前程序所用之堆栈位于的存储器区域ES：附加段寄存器，指示当前程序所用之数据位于的另外存储器区域，在字符串操作中常用到2023/5/25152）指令指针IP—指令指针寄存器用来存储代码段中的偏移地址;程序运行过程中IP始终指向下一次要取出的指令偏移地址通常不能被直接访问，也不能直接赋值，指令中不会出现IP。2023/5/2516物理地址的计算方法物理地址=段地址+偏移地址

=段寄存器内容×10H+偏移地址3）物理地址加法器8086系统20根地址总线，可直接寻址的地址单元为220=1Mb微处理器中所有寄存器都是16位的，如何实现16位的存储单元存放20位的地址空间？2023/5/2517物理地址的计算方法2023/5/2518地址生成器段地址寄存器左移4位20位+地址加法器段地址寄存器16位20位物理地址20位偏移地址2023/5/25192023/5/25204）指令队列缓冲器8088为4字节，8086为6字节。为先进先出结构队列至少保持有一条指令，且只要有一条指令，EU就开始执行；指令队列只要有空，BIU自动执行取指操作，直到填满为止；若EU要进行M/IO存取数据，BIU在完成现行取指操作周期后进行。当执行转移指令时，EU要求BIU从新的地址中重新取指。队列中原有指令被清除。新取得的第一条指令直接送EU执行，随后取得的指令填入队列2023/5/25215）总线控制逻辑发出总线控制信号处理器与外界总线联系的转接电路。包括三组总线：20位地址总线，16/8位双向数据总线，一组控制总线2023/5/2522①8086的指令队列分别为6/4个字节，在执行指令的同时预取并存放后续的指令代码，提高CPU的工作效率。②地址加法器用来产生20位物理地址，送入20位地址线寻址1M字节的内存空间例如：CS＝0FE00H，IP＝0400H，则表示要取指令代码的物理地址为0FE400H。8086BIU的特点2023/5/25232.执行部件（EU）组成：①ALU(算术逻辑单元)；

②通用寄存器(AX、BX、CX、DX)；

③专用寄存器(BP、SP、SI、DI)；

④标志寄存器(PSW)；⑤EU控制器功能：指令译码、执行指令。工作过程从BIU的指令队列取指令、进行译码、执行指令。2023/5/25242023/5/2525BIU和EU按以下流水线技术原则协调工作，共同完成任务：①当8086指令队列中有两个空字节，BIU就会自动把指令取到指令队列中；按指令在程序中出现的前后顺序预取指令送入指令队列缓冲器。②每当EU准备执行一条指令时，它会从BIU部件的指令队列前部取出指令的代码，然后用几个时钟周期去执行指令。BIU和EU的动作协调原则如果必须访问存储器或者I/O端口，那么EU就会请求BIU，进入总线周期，完成访问内存或者I/O端口的操作；如果此时BIU正好处于空闲状态，会立即响应EU的总线请求。如BIU正将某个指令字节取到指令队列中，则BIU将首先完成这个取指令的总线周期，然后再去响应EU发出的访问总线的请求。2023/5/2526③当指令队列已满，且EU又没有总线访问请求时，BIU便进入空闲状态。④在执行转移指令、调用指令和返回指令时，由于待执行指令的顺序发生了变化，则指令队列中已经装入的字节被自动消除，BIU会接着往指令队列装入转向的另一程序段中的指令代码。2023/5/25278086/8088CPU分成二个独立功能部件，二者并行工作，把取指令和分析指令、执行指令重叠进行，提高CPU的处理速度。指令队列是一个特殊的存储器，工作原理是“先进先出”，写入的指令存放在队列尾，读出的是队列头存放的指令。EU和BIU之间就是通过指令队列联系起来，BIU在不停地向队列写入指令，EU每执行完一条指令后，向队列读取下一条指令。改变了以往计算机取指令→译码→执行指令的串行工作方式，提高了工作效率，也是8086获得成功的原因之一。

2023/5/2528二．寄存器结构1.寄存器的作用：存放运算过程中所需要的操作数地址、操作数及中间结果。2.寄存器的特点：存取速度比存储器快得多。3.寄存器的分类：通用寄存器组指针和变址寄存器段寄存器指令指针及标志位寄存器。2023/5/2529二、寄存器结构图8086/8088CPU的寄存器结构2023/5/25301通用寄存器组可用于任何指令的任意操作，可以相互替换可分解为2个8的使用。如果存储了一个16位的数据，不能同时存储另外的1个或2个8位数有些操作规定只能使用某个寄存器，即寄存器的特殊用法2023/5/2531通用寄存器的特殊用法(默认用法)间接寻址时，作为地址寄存器或变址寄存器；在串操作指令中作为源变址寄存器SI乘法/除法指令，作累加器；I/O操作时，作数据寄存器AX，AL在移位和循环移位指令中，作为移位位数和循环移位次数的计数寄存器（指令执行后，（CL）不变）CL在循环程序中，作循环次数计数器CX在堆栈操作中，作为堆栈指针SP在间接寻址时，作为地址寄存器或变址寄存器；在串操作指令中作为目的变址寄存器DI在间接寻址中，作为基址寄存器BPI/O指令间接寻址时，作为地址寄存器；在乘法指令中作为辅助累加器（当乘积或被除数为32位时，存放高16位数）DX在间接寻址中作为基址寄存器和变址寄存器BX在BCD码及ASCII码运算指令中作为累加器；在XLAT指令中作为累加器（AL）←((AL)＋（BX）)AL在LAHF指令中用作目的寄存器((AH)←标志)AH特殊用法寄存器2023/5/25322指针和变址寄存器用来存放段地址偏移量，用来形成操作数物理地址规定：堆栈操作中，BP和SP与SS联用，其中SS和BP组和形成操作数地址；SP寄存器为出、入栈操作中的地址偏移量字符串操作中：SI和DI与DS联用，分别存放源操作数和目的操作数的地址偏移量。2023/5/25333段寄存器为了能够提供20位的物理地址，采用了存储器分段的方法。规定存储器的一个段为216=64KB，由段寄存器来确定存储单元的段地址，由指令提供该单元相对于相应段起始地址的16位偏移量。这样，系统的整个存储空间可分为16个互不重叠的逻辑段，并可以在整个存储空间内浮动。2023/5/2534代码段寄存器CS，数据段寄存器DS，堆栈段寄存器SS和附加段寄存器ES给出相应逻辑段的首地址，即段基址，然后由段基址与段内偏移地址组和形成20位的物理地址。

物理地址的计算方法物理地址=段地址+偏移地址

=段寄存器内容×10H+偏移地址取指令物理地址=(CS)×10H+(IP)堆栈操作物理地址=(SS)×10H+(SP)/(BP的表达式)存储器操作数物理地址=(DS)/(ES)×10H+偏移地址2023/5/2535与存储单元地址相关的几个概念物理地址：存储单元的实际地址，地址线上的实际传输信号。与存储单元是一一对应关系。(20202H)段地址：是指一个段的起始地址，最低4位为零，一般将其有效数字16位存放在段寄存器中。(2000H)偏移地址：段内存储单元相对段地址的距离(16位)。同一个段内，各个存储单元的段地址是相同的，偏移地址是不同的。(0202H)逻辑地址：是指段地址和偏移地址，是指令中引用的形式地址。一个逻辑地址只能对应一个物理地址，而一个物理地址可以对应多个逻辑地址。(2000:0202H)2023/5/2536物理地址的计算方法2023/5/2537存储器分段的特点（1）在程序代码量、数据量不是太大的情况下，可存放于同一段内，即在64Kb的范围内，可减少指令长度，提高运行速度；（2）内存分段为程序的浮动分配创造了条件；（3）物理地址与逻辑地址并不是一一对应的；2000:0202H=2010:0102H=20202H（4）各个分段之间可以重叠。2023/5/2538特殊的内存区域8088/8086系统中，有些内存区域的作用是固定的，用户不能随便使用，如：中断矢量区：00000H—003FFH共1K字节，用以存放256种中断类型的中断矢量，每个中断矢量占用4个字节，共256×4=1024=1K；显示缓冲区：B0000H—B0F9FH约4000（25×80×2）字节，是单色显示器的显示缓冲区，存放文本方式下，所显示字符的ASCII码及属性码；B8000H—BBF3FH约16K字节，是彩色显示器的显示缓冲区，存放图形方式下，屏幕显示象素的代码。启动区：FFFF0H—FFFFFH共16个单元，用以存放一条无条件转移指令的代码，转移到系统的初始化部分。2023/5/2539CS、DS、SS和其他寄存器组合指向存储单元的示意图2023/5/25404指令和指针寄存器16位指令指针寄存器IP用来存放要执行的下一条指令在现行代码中的偏移地址，由BIU（总线接口部件）直接修改2023/5/25415标志寄存器PSW

存放运算结果的特征、常用于条件转移指令D15D0

OFDFIFTFSFZFAFPFCF符号标志单步中断中断允许方向标志溢出标志进借位标志1-有进、借位0-无进、借位半进借位标志1-低4位向高4位有进、借位0-低4位向高4位无进、借位奇偶标志1-低8位有偶数个10-低8位有奇数个11-结果为00-结果不为0零标志唯一能按位操作的寄存器只定义了其中9位，另外7位未定义（不用），其中6位状态标志：OF、SF、ZF、PF、CF、AF，3位控制标志：DF、IF、TF2023/5/2542状态标志反映指令对数据作用之后，结果的状态（不是结果本身）。这些状态将控制后续指令的执行CF（CarryFlag）：进位/借位标志，F.0CF=1：最高位需要向前产生进位/借位。CF=0：最高位不会向前产生进位/借位PF(ParityFlag)：奇偶标志F.2PF=1:

结果的低8位中有偶数个1。PF=0:

结果的低8位中有奇数个1。AF（AuxiliaryCarryFlag）：辅助进位标志，F.4AF=1：数据的第3位(半个字节)需要向前产生进位/借位。AF=0：数据的第3位(半个字节)不会向前产生进位/借位。2023/5/2543ZF（ZeroFlag）：全零标志，F.6ZF=1：运算结果为全0。不包括进位的情况ZF=0：运算结果不为0。SF（SignFlag）：符号标志，F.7SF=1：运算结果的最高位为1，如果为带符号数，则为负数。SF=0：运算结果的最高位为0，如果为带符号数，则为正数。带符号数的最高位为符号位；而无符号数的最高位为数值位。2023/5/2544OF(OverflowFlag)：溢出标志(指补码)，F.11OF=1：在运算过程中，如操作数超过了机器表示的范围称为溢出。OF=0：在运算过程中，如操作数未超过了机器能表示的范围称为不溢出。对带符号数，字节运算结果的范围为-128~+127，字运算结果的范围为-32768~+32767，超过此范围为溢出。有些运算操作将影响全部状态标志，如加法、减法运算有些操作影响部分状态标志，如移位操作有些指令的操作不影响任何状态标志，如数据传送指令2023/5/254501001110010100101000100010000001+1010100000111011运算结果最高位为1 ∴SF=1；例：2个数相加后，分析各标志位的值第三位向第四位没有进位 ∴AF=0；次高位向最高位没有进位，最高位向前没有进位，∴OF=00=0最高位没有进位∴CF=0；低8位中1的个数为3个∴PF=0；运算结果本身≠0 ∴ZF=0；2023/5/254601111001110101010100010101001010-1101010010011010运算结果最高位为0 ∴SF=0；例：2个数相减后，分析各标志位的值第三位向第四位产生借位 ∴AF=1；次高位向最高位有借位，最高位向前没有借位，∴OF=10=1最高位没有借位 ∴CF=0；低8位中1的个数为偶数个 ∴PF=1；运算结果本身≠0 ∴ZF=0；2023/5/2547控制标志控制标志位的值不由数据运算的结果决定，由指令直接赋值控制标志决定后续指令的执行情况TF(TrapFlag)：跟踪(陷阱)标志位TF=1，每执行一条指令后，自动产生一次内部中断，使CPU处于单步执行指令工作方式，便于进行程序调试，用户能检查程序。TF=0,CPU正常工作，不产生陷阱。IF(InteruptFlag)：中断允许/禁止标志位IF=1,

允许外部可屏蔽中断。CPU可以响应可屏蔽中断请求。IF=0,

关闭中断。CPU禁止响应可屏蔽中断请求。IF的状态对不可屏蔽中断和内部软中断没有影响。2023/5/2548DF(DirectionFlag)：方向控制标志位用于串处理指令，控制从前往后、还是从后往前对字符串进行操作处理DF=1，每次串处理操作后使变址寄存器SI和DI的值递减，使串处理从高地址向低地址方向处理。DF=0，每次串处理操作后使变址寄存器SI和DI的值递增，使串处理从低地址向高地址方向处理。2023/5/2549控制标志与状态标志的区别控制标志位：由系统程序或用户程序根据需要用指令设置。状态标志位：由中央处理器执行运算指令，并根据运算结果而自动设置。8086也提供了直接设置状态标志之值的指令标志名标志为1标志为0OF溢出(是/否）OVNVDF方向（减量/加量)DNUPIF中断(允许/关闭)EIDISF符号(负/正)NGPLZF零(是/否）ZRNZAF辅助进位(是/否）ACNAPF奇偶标志(偶/奇)PEPOCF进位标志(是/否）CYNC调试状态时，标志位之值的符号表示2023/5/25502.28086CPU的引脚及其功能1.8086／8088CPU芯片：16条数据线、20条地址线(低16位和数据线复用)、17根控制线、电源线

封装形式：双列直插式。为了尽可能适应各种各样的使用场合，在设计8086CPU芯片时，使它们可以在两种模式下工作，即最小模式和最大模式。

2.最小模式(单机系统)系统只有一个微处理器，所有的总线控制信号都直接由CPU产生，系统中的总线控制逻辑电路被减到最少，适用于小规模的微机应用系统。2023/5/25513.最大模式（多处理器系统）系统中至少含两个微处理器，一个主处理器为8086，其它的微处理器称之为协处理器，协助主处理器工作，系统中所需要的控制信号由总线控制器8288提供。适用于大中型规模的微机应用系统。与8086/8088CPU配合工作的协处理器有两类，一类是数值协处理器8087；另一类是输入/输出协处理器8089。8086的24~31脚的8条引脚在两种工作模式中具有不同的功能。2023/5/25528087是一种专用于数值运算的协处理器，它能实现多种类型的数值运算，如高精度的整型和浮点型数值运算，超越函数（三角函数、对数函数）的计算等，这些运算若用软件的方法来实现，将耗费大量的机器时间。换句话说，引入了8087协处理器，就是把软件功能硬件化，可以大大提高主处理器的运行速度。8089协处理器，在原理上有点象带有两个DMA通道的处理器，它有一套专门用于输入/输出操作的指令系统，但是8089又和DMA控制器不同，它可以直接为输入/输出设备服务，使主处理器不再承担这类工作。所以，在系统中增加8089协处理器之后，会明显提高主处理器的效率，尤其是在输入/输出操作比较频繁的系统中。2023/5/25538086/8088微处理器的引脚功能8086/8088引脚结构图2023/5/25548086/8088引脚结构VCC(40)、GND(1、20)：8088/8086CPU采用单一的+5V电源，但有两个接地引脚。AD15~AD0(2~16，三态)：，分时输出低16位地址信号及数据信号的输入/输出。分时复用：在总线周期T1状态，A15~A0；在总线周期T2~T4状态，D15~D0；三态双向：传送地址时三态输出，传送数据时三态双向输入／输出，在中断响应及系统总线‘保持响应’周期，高阻状态。2023/5/2555A19/S6~A16/S3(35~38，三态)：地址/状态复用信号输出引脚，分时输出地址的高4位或状态信息。分时复用：在总线周期T1状态，表示A19~A16+A15~A0的地址信息，在总线周期T2~T4状态，S6~S3输出状态信息。三态：S6=0，表明8086当前连在总线上；S5=0，禁止一切可屏蔽中断；S5=1，允许可屏蔽中断；S4S3：指示当前正使用哪一个段寄存器。00—ES，01—SS，10—CS，11—DS当系统总线处于“保持响应”状态，这些引脚被置成高阻状态。2023/5/2556BHE／S7(BusHighEnable／Status)高8位数据总线允许／状态信号三态输出低电平有效在存储器及I/O端口读/写及中断响应时，用作高8位数据D15~D8选通信号。即16位数据传送，在T1状态，用BHE指出高8位数据总线上数据有效，用AD0地址线指出低8位数据线上数据有效。在T2—T4状态，S7输出状态信息(在8086芯片设计中，S7无实际意义)

在“保持响应”周期被置成高阻状态。2023/5/2557MN/MX最小/最大工作模式选择信号,输入。当MN/MX接+5V时CPU工作在最小模式，单处理器系统，CPU提供所有总线控制信号；当MN/MX接地时CPU工作在最大模式，CPU的S2~S0提供给总线控制器8288，由8288产生总线控制信号，以支持构成多处理器系统。2023/5/2558RD(Read)读选通信号三态输出低电平有效允许CPU读存储器或I/O端口，由M/IO信号区分读存储器或I/O端口。在读总线周期的T2、T3、Tw状态，RD为低电平。在“保持响应”周期，被置成高阻状态。WR(Write)写选通信号三态输出低电平有效允许CPU写存储器或I/O端口，由M/IO信号区分读存储器或I/O端口。在写总线周期的T2、T3、Tw状态，WR为低电平。在DMA方式，被置成高阻状态。2023/5/2559M/IO存储器或I/O口控制信号三态输出①M/IO信号为高电平，CPU正在访问存储器；M/IO信号为低电平，CPU正在访问I/O端口。②前一个总线周期的T4→本周期的T4状态，M/IO有效；③在DMA方式时，M/IO为高阻状态。2023/5/2560ALE地址锁存允许信号输出高电平有效地址锁存器8282／8283的片选信号，在T1状态，ALE=1，表示锁存到8282/8283中。注意：ALE信号不能浮空。2023/5/2561DEN数据允许信号低电平有效，为数据总线收发器8286提供一个控制信号，表示CPU当前准备发送或接收一项数据。DT/R(27，三态,输出，低电平有效)：数据收发控制信号，该信号用以控制数据传送的方向。②DT/R＝1时，CPU发送数据，完成写操作；③DT/R＝0时，CPU从外部接收数据，完成读操作。④在DMA方式时，被置成高阻状态。2023/5/2562READY(22)：“准备好”状态信号输入高电平有效①M或I/O端口发来的响应信号，表示外设已准备好可进行数据传送。②CPU在每个总线周期的T3状态检测READY信号线，如果是低电平，在T3状态结束后，CPU插入Tw等待状态，直到READY信号有效后，才进入T4状态，完成数据传达过程。2023/5/2563RESET(21)复位信号输入高电平有效CPU接收到复位信号后，停止现行操作，并初始化段寄存器DS、SS、ES、标志寄存器PSW，指令指针IP和指令队列清零，CS=0FFFFH。RESET信号至少保持4个时钟周期以上的高电平。当RESET变为低电平时，CPU重启，8086/8088从地址FFFF0H开始执行指令。2023/5/2564INTR(18)可屏蔽中断请求信号输入电平触发(或边沿触发)高电平有效当外设向CPU发出中断申请时，INTR信号变成高电平。CPU在每条指令周期的最后一个时钟周期检测此信号，一旦检测到此信号有效，并且中断允许标志位IF＝1时，CPU在当前指令执行完后，转入中断响应周期。2023/5/2565INTA中断响应信号输出低电平有效①CPU对中断请求信号INTR的响应。②在中断响应总线周期T2、T3、Tw状态，CPU发出两个INTA负脉冲，第一个负脉冲通知外设接口已响应它的中断请求，外设接口收到第二个负脉冲信号后，向数据总线上放中断类型号。2023/5/2566NMI(17)不可屏蔽中断请求信号输入边沿触发，正跳变有效①不受中断允许标志位IF的影响，也不能用软件进行屏蔽。②NMI引脚一旦收到一个正沿触发信号，在当前指令执行完后，自动引起类型2中断，转入执行类型2中断处理程序。③经常处理电源掉电等紧急情况。2023/5/2567TEST(23)测试信号输入低电平有效在CPU执行WAIT指令期间，每隔5个时钟周期对TEST引脚进行一次测试，若测试到TEST为高电平，CPU空转等待状态；当测试到TEST有效，空转等待状态结束，CPU继续执行被暂停的指令。WAIT指令是用来使处理器与外部硬件同步用的。2023/5/2568HOLD总线保持请求信号输入高电平有效在最小模式系统中，表示其他共享总线的部件向CPU请求使用总线，要求直接与存储器传送数据。2023/5/2569HLDA总线保持响应信号输出高电平有效①CPU一旦测试到HOLD总线请求信号有效，如果CPU允许让出总线，在当前总线周期结束时，于T4状态发出HLDA信号，表示响应这一总线请求，并立即让出总线使用权，将三条总线置成高阻状态。②总线请求部件获得总线控制权后，可进行DMA数据传送，总线使用完毕使HOLD无效，CPU将HLDA置成低电平。2023/5/2570CLK(19)时钟信号输入由8284时钟发生器产生，8086CPU使用的时钟频率，因芯片型号不同，时钟频率不同。8086为5MHz，8086-l为10MHz，8086-2为8MHz。2023/5/25718088引脚结构SS0(34)：8088芯片由该引脚与DT/R、M/IO一起决定CPU当前总线周期的读写操作。SS080882023/5/2572最大模式下的24到31引脚QS1、QS0(24、25)：指令队列状态信号输出引脚两个信号的组合给出了前一个T状态中指令队列的状态，以便于外部8088/8086CPU内部指令队列的动作跟踪。QS1QS0性能00无操作01从指令队列的第一个字节取走代码10队列为空11除第一个字节外，还取走了后续字节中的代码2023/5/2573S0、S1、S2(26、27、28，三态)：总线周期状态信号，输出低电平的信号输出端，信号通过组合指出当前总线周期中，所进行数据传输过程的类型，总线控制器8288利用这些信号来产生对存储单元、I/O端口的控制信号。S2S1S0性能000发出中断响应信号001读I/O端口010写I/O端口011暂停100取指令101读存储器110写存储器111无源2023/5/2574LOCK(29，三态)：总线封锁信号，输出，低电平有效。指令前缀。LOCK信号有效时，其它总线部件就不能占用系统总线。信号由LOCK产生，在LOCK后的一条指令执行完毕之后，便撤消信号。在8088/8086的2个中断响应脉冲之间，信号自动变为低电平，以防止其它总线部件在中断响应过程中，占有总线而使一个完整的中断响应过程被中断，在DMA期间，该引脚处于高阻状态。RQ/GT0、RQ/GT1(31、30)：总线请求信号输入/总线允许信号输出，双向。供CPU以外的两个处理器来发出使用总线的请求信号和接收CPU对总线请求信号的应答。这两个引脚都是双向的，请求与应答信号在同一引脚上分时传输，方向相反。其中31脚比的30脚优先级高。2023/5/2575总结具有分时复用总线功能的引脚：AD0～AD15、A16/S3～A19/S6、BHE/S7、RQ/GT0、RQ/GT1：具有三态性的引脚：

AD0～AD15、A16/S3～A19/S6、BHE/S7、RD、WR、M/IO、DT/R、DEN、INTA等；最大模式下和最小模式下含义不同的引脚：24～31；8086和8088不同的引脚：2～8，39，28，34；2023/5/25768086和8088CPU的不同之处8086指令队列长度为6个字节，8088为4个。8086要在指令队列中至少出现2个空闲字节时才预取后续指令，而8088只要出现一个空闲字节BIU就会自动访问存储器；8088CPU外部数据总线是8位，总线控制电路与专用寄存器组之间的数据总线宽度也是8位，而EU的内部总线是16位，对16位数的存储器读/写操作要两个读/写周期才可以完成；2023/5/25778088的外部数据总线只有8条，所以分时复用的地址/数据总线为AD7-AD0，而AD15-AD8成为只传递地址信息的A15-A8。8088中用IO/M信号来代替M/IO信号，IO/M低电平时选通存储器，高电平时选通I/O接口。8088只能进行8位数据传输BHE信号就不需要了，改用SS0，与DT/R、IO/M一起决定最小模式中的总线周期操作。2023/5/25782023/5/25792.48086的存储器组织1.存储器地址的分段①存储器的要求：以字节为单位存储信息，每个存储单元有唯一的地址。②分段管理的原因：8086有20根地址总线，即可直接寻址的存储器单元数为220=1Mb,由于CPU内部的寄存器都是16位的，为了能够提供20位的物理地址，系统中采用了存储器分段的方法。一、存储器地址的分段2023/5/2580与存储单元地址相关的几个概念物理地址：一个存储单元的实际地址(20位)。物理地址与存储单元是一一对应关系。(20202H)逻辑地址：是指段地址和偏移地址，是指令中引用的形式地址。一个逻辑地址只能对应一个物理地址，而一个物理地址可以对应多个逻辑地址。(2000:0202H)段地址：是指一个段的起始地址，最低4位为零，一般将其有效数字16位存放在段寄存器中。(2000H)偏移地址：段内存储单元相对段地址的距离(16位)。同一个段内，各个存储单元的段地址是相同的，偏移地址是不同的。(0202H)2023/5/2581规定存储器一个段最大为64KB，由段寄存器来确定存储单元的段地址，由指令提供该单元相对于相应段起始地址的16位偏移量。即系统的整个存储空间最多可分为16个互不重叠的逻辑段。每个段的容量为64KB，允许在整个存储空间内浮动，即段与段之间可以部分重叠、完全重叠、连续排列。2023/5/2582分段管理的特点：每段容量不超过64K字节，在程序代码量、数据量不是太大的情况下，可存储于同一段内，减少指令长度，提高指令运行速度允许各个逻辑段在整个存储空间中浮动，为程序的浮动分配创造了条件段和段之间可以连续，也可以分开或重叠存储单元的实际地址：段地址+段内偏移地址（PC机规定段的首地址必须从每小段的首地址开始，机器规定每16字节为一小段，所以段起始地址必须能被16整除）。物理地址与逻辑地址并不是一一对应的；2000:0202H=2010:0102H=20202H2023/5/25832.物理地址的计算方法物理地址=段地址+偏移地址(无符号的16位二进制数，程序设计时用)其中：段基址放在段寄存器地址（CS、DS、ES、SS）偏移地址从段地址开始的相对偏移位置（放在指令指针寄存器IP、16位通用寄存器中）取指令物理地址=(CS)×10H+(IP)堆栈操作物理地址=(SS)×10H+(SP)/(BP的表达式)存储器操作数物理地址=(DS)/(ES)×10H+偏移地址2023/5/2584段基址指每段的起始地址，根据前述PC机规定，它必须是每小段的首地址，即必须能被16整除，则其低4位一定为0。取出段基址，将其左移4位，再与16位偏移地址相加，就得到了物理地址。2023/5/25853.逻辑地址的来源8088/8086系统中，在存储器的低端和高端，有些专门的内存单元，用户不能随便使用，如：中断矢量区：00000H~003FFH共1K字节，存放256种中断类型的中断矢量，每个中断矢量占4个字节，共256×4=1024=1K显示缓冲区：B0000H~B0F9FH约4000字节，是单色显示器的显示缓冲区，存放文本方式下，显示字符的ASCII码及属性码；B8000H—BBF3FH约16K字节，是彩色显示器显示缓冲区，存放图形方式下，屏幕显示象素的代码。启动区：FFFF0H~FFFFFH共16个单元，用以存放一条无条件转移指令的代码，转移到系统的初始化部分。2023/5/2586由于访问存储器的操作类型不同，BIU所使用的逻辑地址也不同，逻辑地址的来源如下表2.7所示操作类型隐含段地址替换段地址偏移地址取指令堆栈操作BP为间址存取变量源字符串目标字符串CSSSSSDSDSES无无CS\DS\ESCS\ES\SSCS\ES\SS无IPSP有效地址EA有效地址EASIDI2023/5/2587CS、DS、SS和其他寄存器组合所指向存储单元的示意图图2.9存储单元寻址示意图取指令(IP)堆栈操作(SP)读/写存储器操作数或访问变量字符串寻址(源操作数放在DS：SI中，目标操作数放在ES：DI中)2023/5/25888086将1M字节存储体分为两个存储体：偶地址存储体+奇地址存储体，各为512KByte，共1MByte。二、8086存储器的分体结构1.分体结构概念2023/5/2589偶地址存储体与数据线的D7~D0相连，当A0＝0时，选择访问偶地址存储体，从低8位数据总线读/写一个字节。A1~A19共19位地址用来作为两个存储体内的单元寻址。奇地址存储体与数据总线D15~D8相连，当BHE=0时，选择访问奇地址存储体，从高8位数据总线读/写一个字节。8086存储体的结构系统中偶地址单元数据通过AD0~AD7传送，奇地址单元数据通过AD8~AD15传送。2023/5/25908086存储体的结构并不是所有总线周期都存取总线高字节，只有存取规则字或奇地址的字节，或不规则字的低八位，才进行总线高字节传送。2023/5/2591341252010010000103如果是以字节存放的(00100H)=34H如果是以字存放的(00100H)=1234H(00103H)=0152H3434125201一个字存于相邻两个单元，且低位字节在低地址，高位字节在高地址，字单元的地址以低位地址表示存放数据时，奇偶地址都可以为低地址，但8086是以字为单位访问，并从偶地址开始2023/5/2592001122331000000b）从偶地址读取一个字节001122331000011b）从奇地址读取一个字节100018086读/写一个字节2023/5/259300112233100003322b）从偶地址读取一个字100028086读/写一个字00112233100002211b）从奇地址读取一个字10001若字单元地址从偶地址开始，只需访问一次存储器若字单元地址从奇地址开始，只需访问两次存储器2023/5/25948088外部是8根数据线，每次只能读写1个字节，当需要读写字的时候需要两次访问存储器，因此1M的存储空间看做1个存储体，由地址线直接寻址即可，不需要片选信号：BHE和A02023/5/2595三、堆栈的概念堆栈是在存储器中开辟一个区域，用来存放需要暂时保存的数据。是特殊的存储区域，它一端固定，另一端是浮动的，数据输入输出均在浮动一端进行。堆栈由段定义语句在存储器中定义一个段，可以在存储器1M字节空间内任意浮动，容量≤64K字节。段基址由堆栈寄存器SS指定，为堆栈所在的逻辑段；堆栈指针寄存器SP存放的是栈顶地址，即始终指向最后推入堆栈的数据所作的单元。2023/5/2596堆栈操作以字为单位进行，堆栈中的数据必须按规则字存放。低字节在偶地址单元，高字节在奇地址单元。堆栈操作是按“后进先出”的规则进行的地址增长方式一般是向上增长：栈底设在存储器的高地址区，堆栈地址由高向低“压入”数据时，先将(SP)－2→(SP)，再与SS形成存储器物理地址，将数据存入；“弹出”数据时，从当前SS和SP形成的物理地址上取出数据后修改SP，即(SP)＋2→

SP。执行“压入”和“弹出”的操作，其SP的值自动修改。2023/5/2597例2.3

设当前SS=C000H,堆栈段≤64KB,SP=1000H,指出当前栈顶在存储器中的位置。当前栈顶在存储器中的地址为C1000H，如下图所示。C000SS左移4位+地址加法器SS物理地址SPC0001000C10002023/5/2598CXSP00112233例2.4在上例中，若AX=3322H,BX=1100H,CX=6655H,执行指令PUSHAX,PUSHBX,POPCX后，堆栈内容发生什么变化，AX,BX和CX中的内容是什么？66551100PUSHBX3322PUSHAXC1000C0FFESPC0000001122336655POPCX1100BX3322AXC1000C0FFESPC00001100SP2023/5/2599堆栈主要用于中断、子程序调用及数据暂时保存。指令指针的入栈和出栈操作由CPU自动管理，但是寄存器内容的保存和返回需要用户利用指令PUSH、POP来完成。1、先进入的内容要后弹出，保证返回寄存器的内容不发生错误例：2.5PUSHAXPUSHBXPUSHCXPOPCXPOPAXPOPBX容易引起BX,AX内容的改变，保证先进后出AXBXAXBX2023/5/25100PUSH和POP指令要成对使用，否则容易造成返回主程序的地址出错例2.6PUSHAXPUSHBXPUSHCX﹒︰POPCXPOPBXRET由于少弹出一组数，返回地址取出的是原来AX中的内容，整个程序的执行出现错误。2023/5/25101一．简述1.系统配置方式：最小模式（CPU的引脚MN/MX接高电平+5V）最大模式（CPU的引脚MN/MX接高电平低电平）2.系统配置特点：最小模式为单机系统，控制信号由CPU提供；最大模式为多处理器/协处理器系统，控制信号由总线控制器8288提供。（协处理器有数值运算协处理器8087，输入/输出处理器8089）3.CPU的24～31引脚意义不同2.48086系统配置

2023/5/251022.4.1最小模设计下的系统配置

当

引脚接+5V电源时，8086工作于最小模式下。组成：

8086CPU存储器I/O接口芯片1片8284A，作为时钟发生器。3片8282(8位锁存器)或74LS373，作为地址锁存器。2片8286/8287或74LS245，作为双向数据总线收发器，以增加数据总线的驱动能力。2023/5/251032023/5/251048086最小组态系统配置图8086最小组态系统配置图在最小模式系统中，需加入：1片8284A3片8282/82832片8286/82872023/5/251051、地址锁存器8282/82838282/8283是三态缓冲的8位数据锁存器，8282的输入和输出信号同相(8283的输入和输出信号反相)。8282芯片及真值表见下图8位数据输入8位数据输出选通信号输出允许信号2023/5/251062023/5/251078282(3片)与8086连接见下图。不带DMA方式时OE可接地。2023/5/251082、数据总线接收器8286/82878286/8287是三态8位双向数据收发器，可增加驱动能力。8286数据输入与输出同相(8287数据输入与输出反相)。OE=1,禁止接收/发送数据，1门和2门均关闭，输出为0OE=0，允许接收/发送数据，1门或2门开启。T=1时，1门开启，输出1，数据传送方向为A→B(发送)。T=0时，2门开启，输出1，数据传送方向为A←B(接收)2023/5/25109引脚时，允许数据通过8286；否则禁止数据通过，且输出置为高阻，8086/8088系统中，信号与CPU的数据允许信号DEN端相连,控制信息交换的允许与禁止。引脚T控制芯片的收发方向。T=1时，A7~A0为输入；反之，A7~A0为输出，T端一般与CPU的数据发送/接收信号端相连，控制CPU是读取数据还是写入数据T传送方向00111010Ai-Bi(CPU→外部)Bi-Ai(外部←CPU)高阻状态高阻状态2023/5/251108286（2片）与8086连接见下图2023/5/251113、时钟产生器8284A8284A是用于8086/8088系统的时钟发生器/驱动器芯片，它为8086/8088以及其他外设芯片提供所需要的时钟信号。提供CPU内部和外部的基准时钟信号CLK、PCLK、OSC，同时还为外部的准备就绪（REDAY)和系统复位信号（RESET）提供同步。晶体振荡器频率为CLK提供的频率的三倍。其内部结构和引脚如后图所示2023/5/25112图2-188284A引脚1.)时钟发生器8284A引脚2023/5/25113图2-188284A内部结构图2023/5/251142.)8284时钟发生器的功能时钟信号发生器时钟发生电路由晶体振荡器和分频器组成。其相应引脚

X1，X2：晶振输入。

EFI：外部振荡脉冲输入。当

端输入高电平时，分频器的脉冲EFI输入，CLK由此引脚的输入频率产生，频率为系统时钟CLK的3倍。：脉冲源选择，输入。若，由晶体振荡器分频产生时钟信号；若，则由EFI输入外加振荡信号产生时钟信号。

2023/5/25115CSYNC：同步信号，输入、高电平有效。用来使多个8284同步，以提供同步的CLK，高电平时复位内部计数器。OSC：振荡器输出信号。其频率为晶振频率，为14.318MHz。CLK：系统时钟信号。3分频OSC后的时钟，提供给8086及系统的时钟信号，频率为4.77MHz，占空因数为50%。

PCLK：外围电路时钟信号。2分频CLK后的时钟，输出频率为2.385MHz，TTL电平，占空因数为50%。提供给8086系统外围电路的时钟信号。2023/5/25116复位电路复位电路由一个施密特触发器和一个同步触发器组成。RES：复位信号，输入、低电平有效。用来触发同步触发器，产生相应的复位信号送到RESET端,复位信号由CLK的下降沿同步。一般由RC放电回路组成按钮复位电路产生。RESET：复位信号，输出、高电平有效。提供给8086及系统的复位信号。2023/5/25117准备就绪电路由两个D触发器和一些门电路组成。、

：对应RDY1、RDY2的地址允许控制信号，输入、低电平有效。ASYNC输入端规定了就绪信号同步操作的两种方式，外部输入信号由RDY输入8284，经就绪控制电路同步输出准备好信号READY，在CLK下降沿有效。当为低电平时，使RDY起作用。2023/5/251188284A连接示意图2023/5/251192.4.2最大模式系统系统是由多个微处理器构成的多机系统，CPU引脚组成：相对最小模式，增加了总线控制器(8288),总线裁决器(8289)。CPU输出状态信号S2~S0同时送给8288和8289，由8288输出原CPU所有的控制信号:存储器读/写控制，I/O端口读/写控制，中断响应信号等8289裁决总线使用权赋给哪个处理器，以实现多主控者对总线资源的共享。2023/5/251208086最大模式下组成示意图2023/5/251212023/5/25122⑴总线控制器82888086CPU在最大模式下，不再直接提供系统所需的控制信号，而是通过三脚输出总线状态信号，经8288译码产生相应的总线命令和控制命令，如存储器读/写控制，I/O端口读/写控制，中断响应等。8288在总线状态信号输入总线控制器8288后，经8288译码，并与输入控制信号相配合，输出一系列的总线命令和控制信号。2023/5/251232023/5/251242023/5/251251)总线状态信号

总线状态信号。由CPU输入，经内部译码后，通过8288产生总线命令信号，如图2.12所示2）控制输入信号:时钟信号，8284提供：地址允许信号，由总线裁决器8289输入，低电平有效，用于多总线间同步控制。

：命令允许信号，外部输入，当有多片8288协同工作时起片选作用。当CEN为高电平时，允许该8288发出全部控制信号；当CEN为低电平时，禁止该8288发出总线控制信号，同时使DEN和PDEN呈高阻状态。任何时候只有一片8288的CEN为高电平。：总线工作方式控制，输入，低电平时，8288工作在I/O总线控制方式，高电平时，8288工作在系统总线控制方式。2023/5/25126表2.12总线控制信号与总线命令的对应关系见下表：无无111写存储器110读存储器101取指令100无暂停011写I/O010读I/O001中断响应0008288输出指令CPU状态2023/5/25127

读存储器命令（输出）低电平有效，相当于最小模式中CPU发出，将存储器数据送数据总线。

读I/O端口命令（输出）相当于最小模式中，允许I/O端口将数据送到数据总线上。3)总线命令信号

中断响应信号（输出）低电平有效，与最小模式时功能相同，响应。由INTR引脚上输入的中断请求2023/5/25128和写存储器命令（输出）相当于最小模式当中，将数据写入所选存储器单元。最大模式增加了“超前写存储器信号”它比提前一个时钟周期。和写I/O端口命令（输出）相当于最小模式中，将数据写入所选I/O端口。也增加了一个“超前写I/O端口信号”它比提前一个时钟周期。※连接在总线上的装置大都使用和，或者用和，但不会四者都用。2023/5/25129ALE:地址所存允许信号，高电平有效，对8282的控制DEN：数据传送允许信号，高电平有效接数据收发器8286输出允许端

：数据收发控制信号，输出，确定数据流通方向，接数据收发器8286控制端T.4)总线控制信号2023/5/25130主控级联/外设数据允许,输出当8288工作于系统总线方式时，作MCE用。在中断响应周期的T1状态MCE有效，控制主8259A(中断控制器)向从8259A输出级联地址；当8288工作于I/O总线方式时，作用，控制外部设备通过I/O总线传送数据。I/O总线方式：IOB引脚接高电平时，8288处于I/O总线工作方式，低电平时8288处于系统总线工作方式。2023/5/251312023/5/251328288总线控制器与8086的连接见下图2023/5/25133(2)总线裁决器82898289与总线控制器相互配合，可解决多个处理器同时申请使用系统总线的问题。在有多个主控器同时要求使用总线时，由8289总线裁决器进行裁决，裁决方式有三种：并行优先级裁决，串行优先级裁决，循环优先级裁决。2023/5/25134并行裁决：要用优先级编码器及译码器将所有8289的送入编码器，经译码器送出到每一个8289的。串行裁决：按优先级顺序，将上一级8289的与下一级8289的链接起来，优先级最高的8289的端接地。该方式不需要增加任何设备，但响应速度受限制。如：在的频率为10MHZ时，最高允许链接三片8289。循环裁决：与并行方式相似，但能使各个8289具有平等使用总线的权利，即循环使用。2023/5/25135主要控制命令如下：（1）总线忙（输入/输出）低电平有效，表示当前总线处于忙状态。若信号为高电平时，表示当前总线处于空闲状态，这时共享的主控制器可以使用总线。对正在使用的主控制器来说，该信号是输出；而其它控制器是接受。（2）公共总线请求（输入/输出）信号低电平有效时，表示要求占用总线。对正在使用的主控制器来说，该信号是输入；而申请占用总线的控制器是输出。（3）总线优先权输出信号低电平有效。该信号用于串行优先权裁决电路，可以与低一级8289的相连。2023/5/25136（4）总线优先权输入低电平有效。表示当前8289具有一个更高的优先权。反之，则表示已将系统总线的使用权交给其它较高优先权使用。（5）总线请求（输出）低电平有效时，表示控制器通过本身的8289请求使用总线时，其请求已输出到并行优先权裁决电路。（6）总线时钟信号（输入）这是实现8289与系统同步的时钟信号。另外，最大模式系统中，HOLD和HLDA信号被8086的总线请求/同意信号线（和）所取代，由它们提供对局部总线的特权访问机构。2023/5/251378086最小组态系统配置图8086最小组态系统配置图在最小模式系统中，需加入：1片8284A3片8282/82832片8286/82872023/5/251388086最大模式下组成示意图2023/5/25139重点：1.掌握存储器组织2.了解系统配置作业：2023/5/251402.4.38086CPU时序什么是时序？？？时序是计算机操作运行的时间顺序。为什么要研究时序？？？进一步了解系统工作过程中，CPU各引脚上信号之间的相对时间关系；深入了解指令的执行过程；程序设计时，选择合适的指令，尽量缩短代码长度及程序的运行时间；CPU与存储器、I/O端口协调工作时，存在一个时序上的配合问题，对于各功能部件与系统总线的连接及硬件系统的调试；更好地处理微机用于过程控制及解决实时控制的问题。2023/5/25141①CPU是在时钟信号的控制下工作CLK时钟信号是一个按一定电压幅度，一定时间间隔发出的脉冲信号CPU所有的操作都以时钟信号为基准CPU按严格的时间标准发出地址，控制信号，存储器、接口也按严格的时间标准送出或接受数据。这个时间标准就是由时钟信号确定。一、主频，外频，倍频系数2023/5/25142CPU的主频或内频指CPU的内部工作频率。主频是表示CPU工作速度的重要指标，在CPU其它性能指标相同时，主频越高，CPU的速度越快

CPU的外频或系统频率指CPU的外部总线频率。倍频系数指CPU主频和外频的相对比例系数。8088/8086/80286/80386的主频和外频值相同；从80486开始，CPU的主频和外频不再相同，将外频按一定的比例倍频后得到CPU的主频，即：CPU主频=外频×倍频系数

PC机各子系统时钟(存储系统，显示系统，总线等)是由系统频率按照一定的比例分频得到。2023/5/25143外频性能指标8086CPU频率f：

1秒内的脉冲个数4.77MHz周期T=1/f210ηs占空比：高电平在一个周期中的比例1:1CLKT2023/5/251448086总线周期概述计算机工作过程：在时钟脉冲CLK统一控制下的指令执行过程。T状态（时钟周期）：CPU的CLK周期,指相邻两个脉冲之间的时间间隔,由计算机主频决定。8086主频5MHz，一个时钟周期为200ns；每个T状态包括：下降沿、低电平、上升沿、高电平总线周期（机器周期）：CPU通过总线完成与存储器、I/O端口之间的操作统称为总线操作。执行一个总线操作所需要的时间称为总线周期。一个总线周期至少包括4个T状态：分别为T1状态、T2状态、T3状态和T4状态。2023/5/25145T1状态：CPU往总线发地址信息，指出存储单元或外设端口地址T2状态：CPU从总线上撤销地址，使总线的低16位呈高阻状态，为传输数据做好准备；总线的最高4位传输本总线周期状态信息。T3状态：总线的最高4位继续提供状态信息，而低16位读CPU的数据或者由存储器