半导体存储器和可编程逻辑器件

半导体存储器和可编程逻辑器件第一页，共六十二页，编辑于2023年，星期五本章基本要求

本章教学基本要求：

了解大规模集成电路半导体存储器ROM、EPROM、RAM电路的工作原理。了解存储器容量的扩展方法。了解可编程逻辑器件的基本结构和功能。第二页，共六十二页，编辑于2023年，星期五数字系统的基本功能——能够传输、存储、处理信息。

半导体存储器的作用

存放二值（0、1）数据半导体存储器的特点集成度高、体积小、存储信息容量大、工作速度快。第三页，共六十二页，编辑于2023年，星期五1.半导体存储器的分类（1）按存取方式分类

只读存储器（ReadOnlyMemory，ROM）随机存取存储器（RandomAccessMemory，RAM）RAM可以随时从任一指定地址读出数据,也可以随时把数据写入任何指定的存储单元。ROM一般由专用的装置写入数据，数据一旦写入，不能随意改写，在切断电源之后，数据也不会消失，即具有非易失性。第四页，共六十二页，编辑于2023年，星期五（2）按制造工艺分类双极型半导体存储器MOS型半导体存储器以双极型触发器为基本存储单元，具有工作速度快、功耗大、价格较高的特点，主要用于对速度要求较高的场合，如在计算机中用作高速缓冲存储器。以MOS触发器或电荷存储结构为基本存储单元，具有集成度高、功耗小、工艺简单、价格低的特点，主要用于大容量存储系统中，如在计算机中用作主存储器。第五页，共六十二页，编辑于2023年，星期五8.1只读存储器按数据的写入方式分类固定ROM(maskROM)可编程ROM一次性可编程ROM（PROM）光可擦除可编程ROM（ErasableProgrammableROM，EPROM）电可擦除可编程ROM（ElectricalErasableProgrammableROM，E2PROM）快闪存储器（FlashMemory）第六页，共六十二页，编辑于2023年，星期五例如有10根地址线（n=10)，通过地址译码器译出字线根，为若的地址选择为1100000000，则i=768，译出=1，其余字线为0每一根字线对应地存放一个8位二进制数码，也就是这个字母的地址所指定存放的数，这个8位二进制数称为一个字。通常把一个字中所含的位数称为字长。位数可以1位、4位、8位、16位和32位等。把8位数的字称为一个字节。4位为半个字节，16位称为两个字节。把输出位数的线称为位线（数据线）。字线Wi的下标i即对应的是地址码的十进制数。当该字线被选中，Wi出高电平1，其余字线为低电平8.1.1固定ROM相应的地址码的字线(选择线)地址输入线n根，又称地址码。第七页，共六十二页，编辑于2023年，星期五字线与位线的交叉点即为存储单元。每个存储单元可以存储1位二进制数（0、1）

存储器中总的存储单元的数量称为存储容量。从位线输出的每组二进制代码称为一个字。一个字中含有的存储单元数称为字长，即字长=位数。一个存储体总的存储容量用字线数m×位线数表示。

按“字”存放、读取数据.第八页，共六十二页，编辑于2023年，星期五

4×4掩模ROM地址线被选中1001一、二极管掩模ROM选中为1片选信号控制与门电路,为0时译码器工作,表示该片ROM被选中，可以输出存储内容。第九页，共六十二页，编辑于2023年，星期五地址输入字线位输出A1

A0

WiD3

D2

D1

D000011011W0=1W1=1W2=1W3=110010111101110114×4掩模ROM4×4掩模ROM电路存储内容4×4掩模ROM电路存储内容D3=W0+W2+W3第十页，共六十二页，编辑于2023年，星期五7.1半导体存储器地址译码器实现地址码的与运算，每条字线对应一个最小项。存储矩阵实现字线的或运算。地址输入字线位输出A1

A0

WiD3

D2

D1

D000011011W0=1W1=1W2=1W3=11001011110111011第十一页，共六十二页，编辑于2023年，星期五存储矩阵是一个“或”逻辑阵列W3=A1A0m3m2W2=A1A0m1W1=A1A0m0W0=A1A0A0A1地址译码器D3D2D1D0简化的ROM存储矩阵阵列图有二极管无二极管第十二页，共六十二页，编辑于2023年，星期五二.双极型晶体管和MOS场效应管构成的存储矩阵

“1”“0”“0”“0”选中1101D3D2D1D0W2W1W0+UDDW3导通第十三页，共六十二页，编辑于2023年，星期五1D31D21D11D0W0W1W2W3负载管+UDDMOS型存储矩阵“1”“0”“0”“0”选中00101101导通第十四页，共六十二页，编辑于2023年，星期五1.ROM构成的全加器三、ROM的应用

在数字系统中ROM的应用十分广泛，如组合逻辑、波形变换、字符产生以及计算机的数据和程序存储等。输入变量A——加数B——加数C0——低位进位数输出变量S——本位和C0——向高位进位数第十五页，共六十二页，编辑于2023年，星期五A

B

C0十进制最小项被选中字线最小项编号位线SC00000101001110010111011101234567ABC0ABC0ABAC0AC0BC0BC0ABBC0AC0BAW0=1W1=1W2=1W3=1W4=1W5=1W6=1W7=1m0m1m2m3m4m5m6m70010100110010111全加器逻辑状态及三变量最小项编码第十六页，共六十二页，编辑于2023年，星期五WOm0W1m1W2m2W3m3W4m4W5m5W6m6W7m7SCABC最小项译码器ROM构成的全加器第十七页，共六十二页，编辑于2023年，星期五2.ROM构成的字符发生器字符发生器常用于显示终端、打印机及其其它一些数字装置。将各种字母、数字等字符事先存储在ROM的存储矩阵中，再以适当的方式给出地址码，某个字符就能读出来，并驱动显示器显示。

下面用ROM构成的字符发生器显示字母R来说明其工作原理。第十八页，共六十二页，编辑于2023年，星期五字符显示原理图(b)WOW1W2W3W4W5W6(a)000001010011100101110D4D3D2D1D0行译码器A2A1A0读出电路第十九页，共六十二页，编辑于2023年，星期五

由图可看出该字符显示器由7行5列构成存储矩阵，将字母R的形状分割成若干部分并在相应的单元存入信息“1”。当地址输入由000~110周期地循环变化时,即可逐行扫描各字线,把字线W0~W7所存储的字母“R”的字形信息从位线D0~D4读出。使显示设备一行行的显示出图23.1.8(b)的字形。第二十页，共六十二页，编辑于2023年，星期五三级管位线存储单元（快速熔丝）若熔丝被烧断表示存储单元信息为0，不烧断为1。8.1.2可编程ROM(PROM)正常读数时，字线被选中后，对于有熔丝的存储单元其读出放大器输出的高电平不足以使稳压管导通，反相器截止，而输出为1。而无熔丝输出为0。其存储数据由用户写入。一旦写入就无法修改，只能写一次。

PROM

的结构原理图如下反相器输出低电平，使相应的熔丝烧断。当要写入信息时，要先输入相应的地址码，使相应的的字线被选中为高电平。对要写入0的位线上加入高电压脉冲，使该位线上读写放大器中稳压管导通。第二十一页，共六十二页，编辑于2023年，星期五随机存取存储器(RAM，即RandomAccessMemory)

8.2随机存取存储器

地址输入An-1A0A1地址译码器存储矩阵数据线读写/控制电路读/写控制(R/W)片选(CS)输入/输出I/O......第二十二页，共六十二页，编辑于2023年，星期五1.存储矩阵：由存储单元构成，一个存储单元存储一位二进制数码“1”或“0”。与ROM不同的是RAM存储单元的数据不是预先固定的，而是取决于外部输入信息，其存储单元必须由具有记忆功能的电路构成（触发器或动态存储单元构成）。2.地址译码器：也是N取一译码器。3.读/写控制电路：当R/W=1时，执行读操作，R/W=0时，执行写操作。4.片选控制：当CS=0时，选中该片RAM工作，CS=1时该片RAM不工作。第二十三页，共六十二页，编辑于2023年，星期五8.2随机存取存储器

RAM静态RAM：管子数目多，功耗大，但只要不断电，信息就永久保存。动态RAM：集成度高，功耗小，但必须定期给电容补充电荷，以防存储信息的丢失。一般情况下，大容量的存储器使用动态RAM；小容量的存储器使用静态RAM。第二十四页，共六十二页，编辑于2023年，星期五8.2.1RAM的电路结构和工作原理一、六管静态存储单元及读写控制电路第二十五页，共六十二页，编辑于2023年，星期五

构成RS触发器双稳态电路，存储1位二值信息0或1门电路读/写控制电路，I/O端为输入/输出双向传输线的信号端，信息由此写入或读出。等于1不可工作，等于0可工作当Yj=1时，使T7、T8

导通，数据线与位线接通。若为0，就截止。当Xi=1，T5、T6

导通，与位线接通；当Xi=0，T5、T6

截止，则联系切断。存储单元由MOS管组成T5、T6

为存储单元门控管，起模拟开关作用，控制RS触发器输出端QQ

与BB

位线的联系。T5T6

由行选择线Xi

控制。T7、

T8为列选通管，由列选择线

Yj

控制。第二十六页，共六十二页，编辑于2023年，星期五二、2114型静态RAM介绍逻辑符号图电路结构图行地址线64根行选择线列地址线16根列选择线一个六管静态存储单元每根行选择线选择一行每根列选择线选择一个字列Y1＝1，X2＝1，位于X2和Y1交叉处的字单元可以进行读出或写入操作，而其余任何字单元都不会被选中。第二十七页，共六十二页，编辑于2023年，星期五存储单元以T2和C为主组成信息存储于C中。当电容中充有一定电荷时，T2导通，表示存储信息为0；当电荷少或是没有，T2不能导通，表示存储信息为1。此时当C上有电荷，使T2导通时，则T2漏极为0信息，经T3管通过T5管输出DO=0。若C上无电荷输出为1。

D1

经T4

送入刷新电路，在G3

门输出为D1反相信号。如果D1=1，则T1

传送0信号，电容C放电；若相反传送1信号，电容C充电。即分别存储1和0信息。

XiYi均为1，T1T4导通。

=0，G2被封锁，G1打开。

=1，XiYi均为1，T3T5导通。若读位线为0，G1输出也为0，使“写”位线为1，对C充电进行刷新。动态RAM特点：要在读出过程中进行刷新存储单元的操作。三、三管动态存储单元T1、T3构成门控管写操作时读操作时000101第二十八页，共六十二页，编辑于2023年，星期五8.2.2RAM存储容量的扩展方法一、位数的扩展二、字数的扩展第二十九页，共六十二页，编辑于2023年，星期五1.RAM位数的扩展RAM2114位数扩展将几片的地址端、R/W端、CS端并接在一起A9…A0

R/W

CSRAM2114(1)I/O3I/O7I/O6I/O2IO/5I/O1I/O4I/O0A9…A0

R/W

CSI/O3I/O2RAM2114(2)I/O1I/O0I/O0I/O3I/O2I/O1高四位低四位A9A0R/WCS地址码…第三十页，共六十二页，编辑于2023年，星期五1.RAM字数的扩展A11~A0十二根地址线，组成4096字4位的RAMRAM2114字数扩展...RAM21114(1)I/O(2)I/O(3)I/O(4)I/OA11A10A11A102/4线译码器R/WA0A9I/O3I/O2I/O1I/O0A11A10A11A10A11A10A9…A0R/WCSA9…A0R/WCSA9…A0R/WCSA9…A0R/WCS第三十一页，共六十二页，编辑于2023年，星期五RAM2114字数扩展...RAM21114(1)I/O(2)I/O(3)I/O(4)I/OA11A10A11A102/4线译码器R/WA0A9I/O3I/O2I/O1I/O0A11A10A11A10A11A10A9…A0R/WCSA9…A0R/W

CSA9…A0R/W

CSA9…A0R/W

CS00选中0第三十二页，共六十二页，编辑于2023年，星期五8、3可编程逻辑阵列器件只读存储器ROM由地址译码器和组成矩阵形式的存储单元构成。ROM中的地址译码器也可用存储单元组成的矩阵电路构成，这样的电路可以用来表示组合逻辑电路的最小项与或表达式，如果将其输出给触发器再反馈到输入端，还可实现时序逻辑电路的功能。由用户自己根据要求来编程存入信息，构成了专用集成逻辑器件，称为可编程逻辑器件（PLD）第三十三页，共六十二页，编辑于2023年，星期五

我们已知，任意组合逻辑电路均可用最小项与或式或者简化的与或式表示。下表为全加器的真值表。8.3.1PLD基本电路的结构、功能与习惯表示法01101011100101110111m4m5m6m700010110000001010011m0m1m2m3输出Ci

Si输入Ai

Bi

Ci-1最小项输出Ci

Si

输入Ai

Bi

Ci-1最小项与或逻辑表达式为：第三十四页，共六十二页，编辑于2023年，星期五简化表示的与、或阵列

上述两个与或表达式可用二极管固定ROM来实现。把输入变量Ai、Bi、Ci-1看作ROM中的地址码A2、A1、A0，而把输出变量Si、Ci看作ROM的输出数据D1、D0，如图所示。用二极管固定ROM实现全加器D1D2D3实现与的逻辑式：D4—D7组成或逻辑电路：即为如图所示的二极管与门电路第三十五页，共六十二页，编辑于2023年，星期五1.PLD连接的表示PLD电路的表示方法PLD的输入、反馈缓冲器都采用了互补输出结构。输出缓冲器一般为三态输出缓冲器。2.缓冲器的表示断开编程连接固定连接（硬连接）第三十六页，共六十二页，编辑于2023年，星期五3.与门及或门的表示≥1ABCYYABCYABC&ABCYYABCABP1=0P2=0P3=1与门的缺省状态“悬浮1”状态第三十七页，共六十二页，编辑于2023年，星期五与阵列Y1Y2或阵列AB与阵列Y1Y2或阵列4.与或阵列图

任一组合逻辑函数都可用“与或”式表示，即任何组合逻辑函数都可以用一个与门阵列与一个或门阵列来实现。如：标准画法简化画法第三十八页，共六十二页，编辑于2023年，星期五8.3.2可编程只读存储器PROM与阵列(固定)D2D1D0或阵列(可编程)A2A1A0完全译码阵列实现组合逻辑函数：将函数写为最小项之和形式，将对应的与项或起来即可。容量＝与门数×或门数＝2n×m利用效率低。第三十九页，共六十二页，编辑于2023年，星期五例：试用PROM实现4位二进制码到Gray码的转换。转换真值表与阵列或阵列A2A1A0A3D2D1D0D3第四十页，共六十二页，编辑于2023年，星期五8.3.3可编程逻辑阵列PLA与阵列(可编程)A2A1A0D2D1D0或阵列(可编程)实现组合逻辑函数：将函数化简为最简与或式，将对应的与项或起来即可。容量＝与门数×或门数制造工艺复杂。可编程逻辑阵列由可编程的与阵列、可编程的或阵列和三态输出缓冲器组成。第四十一页，共六十二页，编辑于2023年，星期五TIFPLA839（三态输出）PLA内部结构图TIFPLA839（三态输出）PLA引脚排列第四十二页，共六十二页，编辑于2023年，星期五与阵列或阵列A3A2A1A0D3D2D1D0例：试用PLA实现4位二进制码到Gray码的转换。解：利用卡诺图化简得最简与或式：第四十三页，共六十二页，编辑于2023年，星期五时序型PLA基本结构图PLA的与或阵列只能构成组合逻辑电路，若在PLA中加入触发器则可构成时序型PLA，实现时序逻辑电路。与阵列或阵列······X1Xn触发器······Z1ZmW1WlQkQ1······第四十四页，共六十二页，编辑于2023年，星期五PLA在时序逻辑电路中的应用PLA可用来实现任一种组合逻辑电路，也可实现时序逻辑电路。例：用时序逻辑型PLA组成同步2位二进制加法计算器。1、表中所示为2位二进制加法计数器的计数状态表和D端的激励表。2、列出D的函数式和次态逻辑式110011001011011101100001激励表次态初态激励表次态初态表2

2位二进制计数状态表第四十五页，共六十二页，编辑于2023年，星期五3、确定输入变量、输出变量输入变量为及CP和输出变量为，又作为下一个初态输入。或阵列的输出变量D1、D0

作为D

触发器的输入。4、设置熔丝连接的交叉点用时序逻辑型PLA实现时序逻辑电路如右图所示：

将触发器输出Q0、Q1

作为与阵列的输入，由或阵列得到D0、D1输出又送入D触发器的D端。在CP作用下，即可实现加法计数。第四十六页，共六十二页，编辑于2023年，星期五即当R=1，触发器清零；EN=1，三态门G1、G2可工作。高阻状态，可编程可正常工作输出为零可正常工作G1、G2三态门D触发器不清零0011不清零0101异步清零1110不清零0100控制功能RENPR/M

M及PR/的控制功能

此外，在电路中还设置具有熔丝结构的可编程接地控制端M和三态门使能端及清零控制端PR/。由G3、G4门电路功能可知，其输出分别为：R=M•(PR/)和EN=M+(PR/)=M•(PR/)。M端熔丝烧断M=1。其功能如下表所示。第四十七页，共六十二页，编辑于2023年，星期五

Y0~Y5所表示的与项是可编程的，而O0=Y0+Y1、O1=Y2+Y3、O2=Y4+Y5的或阵列是固定的，输入信号

Ii由输入缓冲器转换成有互补性质的两个输入变量。这种PAL的电路只适用于实现组合逻辑电路。图8.3.7

PAL的基本结构8.3.3可编程阵列逻辑（PAL）

将或阵列中相或的项给以固定，与阵列允许用户编程设置，这种逻辑器件称为可编程阵列逻辑器件，简称PAL。第四十八页，共六十二页，编辑于2023年，星期五GAL器件可分为两大类：一、与PAL相似：与阵列可编程，而或阵列固定连接。二、与PLA相似：与、或阵列均可编程。

GAL16V8的引脚排列如右图所示。外形为双列直插式20脚芯片，它有8个输入端I7~I0，8个输出端O7~O0，还有一个输入端In用于与相邻芯片的输出端级联，此外还有一个用作时钟也可用作信号输入端CL，电源输入为VDD=+5V和VSS接地。其可擦写次数可达100次,存取时间为30ns，数据可长期保存。8.3.4通用阵列逻辑（GAL）图8.3.9

GAL16V8的引脚排列第四十九页，共六十二页，编辑于2023年，星期五

GAL16V8逻辑电路结构

OLMC的逻辑电路结构第五十页，共六十二页，编辑于2023年，星期五

将原属于编程器的写入–擦除控制电路及高压脉冲发生器电路也集成至PLD芯片中。因此编程时只需外加5V电压，不必将PLD从系统的电路板取下，实现了在系统可编程。一、低密度ISP–PLD低密度ISP–PLD是在GAL的基础上增加了写入／擦除控制电路。二、高密度ISP–PLD

高密度ISP–PLD又称ispLSI。

8.3.5在系统可编程逻辑器件（ISP-PLD）第五十一页，共六十二页，编辑于2023年，星期五

ispGAL16Z8的电路结构框图1、正常工作方式

接通电源后，若设MODE=1，SDI=0，电路即能自动进入正常工作方式，2、诊断工作方式

若设MODE=1，SDI=1，电路进入诊断工作方式，这时，各输出逻辑宏单元OLMC中的触发器自动接成串行移位寄存器，在DCLK时钟信号作用下，内部收据由SDO端顺序地被读出，同时又可从SDI端对移位寄存器写入新的数据，实现诊断和预置功能。3、编程工作方式

若设MODE=0，电路进入编程工作方式。这时分三步进行：首先将编程数据从SDI端输入，然后再从SDO端读出，以校验数据是否正确，确认无误后，最后写入E2CMOS存储单元。一、低密度ISP–PLD第五十二页，共六十二页，编辑于2023年，星期五二、高密度ISP–PLD

ispLSI

的电路结构框图第五十三页，共六十二页，编辑于2023年，星期五图8.3.13

ispLSI1016器件通用逻辑块(GLB)的电路结构1、通用逻辑模块(GLB)的电路结构

第五十四页，共六十二页，编辑于2023年，星期五

通过编程将GLB设置成其它4种连接模式：(1)、高速旁路模式：将与或输出端F0~F3直接与OLMC相连，不必经过乘积项共享的编程阵列。(2)、单项乘积模式：与逻辑阵列中任一个单项乘积项的与门输出端可与任一个OLMC的输入端直接相连。(3)、异或逻辑模式：将与逻辑阵列中任一个与门输出和或逻辑阵列输出F0~F3中的一个，两者共同输入到一个异或门，其输出再接入OLMC的输入端。(4)、多重模式：同一个GLB中的4个输出可以同时采用上述几种不同配置模式。第五十五页，共六十二页，编辑于2023年，星期五2、输入／输出单元(IOC)的组态将I/O单元配置为8各组态：(1)、用作输入单元有3种组态，即：引脚输入通过缓冲器输入，或将此输入在时钟脉冲作用下由D触发器构成锁存输入或寄存器输入。(2)、用作输出单元有3种组态，即：经缓冲器或反相输出缓冲器或三态输出缓冲器送到输出引脚。(3)、用作双向传输单元有2种组态：一种是经三态缓冲器输出／经缓冲器输入的双向传输，另一种是经三态缓冲器输出／在时钟脉冲作用下经D触发器输入的双向传输。3、ispLSI1000及2000系列器件的编程接口

目前Lattice公司生产的iapLSI有1000、1000E、2000、3000、6000系列，其编程接口各不相同。下图所示为1000、2000系列ispLSI器件的编程接口。第五十六页，共六十二页，编辑于2023年，星期五图8.3.14

ispLSI器件的编程接口

IspLSI编程是在计算机控制进行的。在左图中，当