CMOS工艺流程.版图.剖面

CMOS工艺流程与MOS电路版图举例

1.CMOS工艺流程1)简化N阱CMOS工艺演示flash2)清华工艺录像：N阱硅栅CMOS工艺流程3)双阱CMOS集成电路的工艺设计2.典型N阱CMOS工艺的剖面图3.SimplifiedCMOSProcessFlow4.MOS电路版图举例2021/5/91

1)简化N阱CMOS

工艺演示2021/5/92氧化层生长光刻1，刻N阱掩膜版氧化层P-SUB2021/5/93曝光光刻1，刻N阱掩膜版光刻胶掩膜版2021/5/94氧化层的刻蚀光刻1，刻N阱掩膜版2021/5/95N阱注入光刻1，刻N阱掩膜版2021/5/96形成N阱N阱P-SUB2021/5/97氮化硅的刻蚀光刻2，刻有源区掩膜版二氧化硅掩膜版N阱2021/5/98场氧的生长光刻2，刻有源区掩膜版二氧化硅氮化硅掩膜版N阱2021/5/99去除氮化硅光刻3，刻多晶硅掩膜版FOXN阱2021/5/910重新生长二氧化硅（栅氧）光刻3，刻多晶硅掩膜版栅氧场氧N阱2021/5/911生长多晶硅光刻3，刻多晶硅掩膜版多晶硅N阱2021/5/912刻蚀多晶硅光刻3，刻多晶硅掩膜版掩膜版N阱2021/5/913刻蚀多晶硅光刻3，刻多晶硅掩膜版多晶硅N阱2021/5/914P+离子注入光刻4，刻P+离子注入掩膜版掩膜版P+N阱2021/5/915N+离子注入光刻5，刻N+离子注入掩膜版N+N阱2021/5/916生长磷硅玻璃PSGPSGN阱2021/5/917光刻接触孔光刻6，刻接触孔掩膜版P+N+N阱2021/5/918刻铝光刻7，刻Al掩膜版AlN阱2021/5/919刻铝VDDVoVSSN阱2021/5/920光刻8，刻压焊孔掩膜版钝化层N阱2021/5/9212)清华工艺录像N阱硅栅CMOS工艺流程2021/5/922初始氧化2021/5/923光刻1，刻N阱2021/5/924N阱形成N阱2021/5/925Si3N4淀积Si3N4缓冲用SiO2P-Si

SUBN阱2021/5/926光刻2，刻有源区，场区硼离子注入有源区有源区N阱2021/5/927场氧1N阱2021/5/928光刻3N阱2021/5/929场氧2N阱2021/5/930栅氧化，开启电压调整栅氧化层N阱2021/5/931多晶硅淀积多晶硅栅氧化层N阱2021/5/932光刻4，刻NMOS管硅栅，

磷离子注入形成NMOS管N阱NMOS管硅栅用光刻胶做掩蔽2021/5/933光刻5，刻PMOS管硅栅，

硼离子注入及推进，形成PMOS管N阱PMOS管硅栅用光刻胶做掩蔽2021/5/934磷硅玻璃淀积N阱磷硅玻璃2021/5/935光刻6，刻孔、磷硅玻璃淀积回流（图中有误，没刻出孔)N阱2021/5/936蒸铝、光刻7，刻铝、

光刻8，刻钝化孔

（图中展示的是刻铝后的图形）N阱VoVinVSSVDDP-SUB

磷注入硼注入磷硅玻璃PMOS管硅栅NMOS管硅栅2021/5/937离子注入的应用2021/5/9382021/5/939N阱硅栅CMOS工艺流程2021/5/940形成N阱初始氧化，形成缓冲层，淀积氮化硅层光刻1，定义出N阱反应离子刻蚀氮化硅层N阱离子注入，先注磷31P+

，后注砷75As+3)双阱CMOS集成电路的工艺设计Psub.〈100〉磷31P+砷75As+2021/5/941形成P阱在N阱区生长厚氧化层，其它区域被氮化硅层保护而不会被氧化去掉光刻胶及氮化硅层

P阱离子注入，注硼N阱Psub.〈100〉2021/5/942推阱退火驱入，双阱深度约1.8μm去掉N阱区的氧化层N阱P阱2021/5/943形成场隔离区生长一层薄氧化层淀积一层氮化硅光刻2场隔离区，非隔离区被光刻胶保护起来反应离子刻蚀氮化硅场区硼离子注入以防止场开启热生长厚的场氧化层去掉氮化硅层2021/5/944阈值电压调整注入光刻3，VTP调整注入光刻4，VTN调整注入光刻胶31P+11B+2021/5/945形成多晶硅栅（栅定义）生长栅氧化层淀积多晶硅

光刻5，刻蚀多晶硅栅N阱P阱2021/5/946形成硅化物淀积氧化层反应离子刻蚀氧化层，形成侧壁氧化层（spacer,sidewall）淀积难熔金属Ti或Co等低温退火，形成C-47相的TiSi2或CoSi去掉氧化层上的没有发生化学反应的Ti或Co高温退火，形成低阻稳定的TiSi2或CoSi22021/5/947形成N管源漏区光刻6，利用光刻胶将PMOS区保护起来离子注入磷或砷，形成N管源漏区形成P管源漏区光刻7，利用光刻胶将NMOS区保护起来离子注入硼，形成P管源漏区2021/5/948形成接触孔化学气相淀积BPTEOS硼磷硅玻璃层退火和致密光刻8，接触孔版反应离子刻蚀磷硅玻璃，形成接触孔2021/5/949形成第一层金属淀积金属钨(W)，形成钨塞2021/5/950形成第一层金属淀积金属层，如Al-Si、Al-Si-Cu合金等光刻9，第一层金属版，定义出连线图形反应离子刻蚀金属层，形成互连图形2021/5/951形成穿通接触孔化学气相淀积PETEOS,等离子增强正硅酸四乙酯热分解PlasmaEnhancedTEOS

：tetraethylorthosilicate[Si-(OC2H5)4]

--通过化学机械抛光进行平坦化光刻穿通接触孔版反应离子刻蚀绝缘层，形成穿通接触孔形成第二层金属淀积金属层，如Al-Si、Al-Si-Cu合金等光刻10，第二层金属版，定义出连线图形反应离子刻蚀，形成第二层金属互连图形正硅酸乙脂（TEOS）分解650～750℃2021/5/952合金形成钝化层在低温条件下(小于300℃)淀积氮化硅

光刻11，钝化版刻蚀氮化硅，形成钝化图形测试、封装，完成集成电路的制造工艺

CMOS集成电路采用(100)晶向的硅材料2021/5/9534)图解双阱硅栅CMOS制作流程2021/5/954

首先进行表面清洗，去除wafer表面的保护层和

杂质，三氧化二铝必须以高速粒子撞击，并

用化学溶液进行清洗。甘油甘油2021/5/955

然后在表面氧化二氧化硅膜以减小后一步氮化硅对晶圆的表面应力。

涂覆光阻(完整过程包括，甩胶→预烘→曝光→显影→后烘→腐蚀→去除光刻胶)。其中二氧化硅以氧化形成，氮化硅LPCVD沉积形成(以氨、硅烷、乙硅烷反应生成)。2021/5/956

光刻技术去除不想要的部分，此步骤为定出P型阱区域。(所谓光刻胶就是对光或电子束敏感且耐腐蚀能力强的材料，常用的光阻液有S1813,AZ5214等)。光刻胶的去除可以用臭氧烧除也可用专用剥离液。氮化硅用180℃的磷酸去除或含CF4气体的等离子刻蚀(RIE)。

2021/5/957

在P阱区域植入硼(+3)离子，因硅为+4价，所以形成空洞，呈正电荷状态。(离子植入时与法线成7度角，以防止发生沟道效应，即离子不与原子碰撞而直接打入)。每次离子植入后必须进行退火处理，以恢复晶格的完整性。(但高温也影响到已完成工序所形成的格局)。

2021/5/958LOCOS(local

oxidation

of

silicon)选择性氧化：湿法氧化二氧化硅层，因以氮化硅为掩模会出现鸟嘴现象，

影响尺寸的控制。二氧化硅层在向上生成的同时也向下移动，为膜厚的0.44倍，所以在去除二氧化硅层后，出现表面台阶现象。湿法氧化快于干法氧化，因OH基在硅中的扩散速度高于O2。硅膜越厚所需时间越长。

2021/5/959

去除氮化硅和表面二氧化硅层。露出N型阱区

域。(上述中曝光技术光罩与基片的距离分为接触式、接近式和投影式曝光三种，常用投影式又分为等比和微缩式。曝光会有清晰度和分辩率，所以考虑到所用光线及波长、基片表面平坦度、套刻精度、膨胀系数等)。

2021/5/960

离子植入磷离子(+5)，所以出现多余电子，呈现负电荷状态。电荷移动速度高于P型约0.25倍。以缓冲氢氟酸液去除二氧化硅层。

2021/5/961

在表面重新氧化生成二氧化硅层，LPCVD沉积

氮化硅层，以光阻定出下一步的field

oxide区域。

2021/5/962

在上述多晶硅层外围，氧化二氧化硅层以作为保护。涂布光阻，以便利用光刻技术进行下一步的工序。

2021/5/963

形成NMOS，以砷离子进行植入形成源漏极。

此工序在约1000℃中完成，不能采用铝栅极工艺，因铝不能耐高温，此工艺也称为自对准工艺。砷离子的植入也降低了多晶硅的电阻率(块约为30欧姆)。还采用在多晶硅上沉积高熔点金属材料的硅化物(MoSi2、WSi2、TiSi2等)，形成多层结构

2021/5/964

以类似的方法，形成PMOS，植入硼(+3)离子。(后序中的PSG或BPSG能很好的稳定能动钠离子，以保证MOS电压稳定)。2021/5/965

后序中的二氧化硅层皆是化学反应沉积而成，其中加入PH3形成PSG(phospho-silicate-glass)，加入B2H6形成BPSG(boro-phospho-silicate-glass)以平坦表面。所谓PECVD(plasma

enhanced

CVD)在普通CVD反应空间导入电浆(等离子)，使气体活化以降低反应温度)。

2021/5/9662021/5/967

光刻技术定出孔洞，以溅射法或真空蒸发法，依次沉积钛+氮化钛+铝+氮化钛等多层金属。(其中还会考虑到铝的表面氧化和氯化物的影响)。由于铝硅固相反应，特别对浅的PN结难以形成漏电流(leak

current)小而稳定的接触，为此使用TiN等材料，以抑制铝硅界面反应，并有良好的欧姆，这种材料也称为势垒金属(barrier

metal)。

2021/5/968

RIE刻蚀出布线格局。以类似的方法沉积第二层金属，以二氧化硅绝缘层和介电层作为层间保

护和平坦表面作用。

2021/5/969

为满足欧姆接触要求，布线工艺是在含有5~10%氢的氮气中，在400~500℃温度下热处理15~30分钟(也称成形forming)，以使铝和硅合金化。最后还要定出PAD接触窗，以便进行bonding工作。(上述形成的薄膜厚度的计算可采用光学衍射、倾斜研磨、四探针法等方法测得)。

2021/5/9702021/5/971

2.典型P阱CMOS工艺的剖面图源硅栅漏薄氧化层金属场氧化层p-阱n-衬底（FOX）低氧2021/5/972CMOSprocessp+p+p-2021/5/973Process(Inverter)p-subP-diffusionN-diffusionPolysiliconMetalLegendofeachlayercontactN-wellGND低氧场氧p-subp+InVDDSGDDGS图例2021/5/974LayoutandCross-SectionViewofInverterInTopVieworLayoutCross-SectionViewP-diffusionN-diffusionPolysiliconMetalLegendofeachlayercontactVDDGNDGNDOutVDDInverterInOutN-well图例2021/5/975Processfieldoxidefieldoxidefieldoxide2021/5/9763.SimplifiedCMOSProcessFlowCreaten-wellandactiveregionsGrowgateoxide(thinoxide)Depositandpatternpoly-siliconlayerImplantsourceanddrainregions,substratecontactsCreatecontactwindows,depositandpatternmetallayers2021/5/977N-well,ActiveRegion,GateOxideCrossSectionn-wellTopViewSGDDGSMetalMetalMetalPolysiliconn+p+VDDVSSpMOSFETnMOSFET2021/5/978Poly-siliconLayer

TopViewCross-Section2021/5/979N+andP+RegionsTopViewOhmiccontactsCross-Section2021/5/980SiO2UponDevice&ContactEtchingTopViewCross-Section2021/5/981MetalLayer–byMetalEvaporationTopViewCross-Section2021/5/982ACompleteCMOSInverterTopViewCross-Section2021/5/983DiffusionSiO2FETPolysilicon2021/5/984Transistor-LayoutDiffusionPolysilicon2021/5/985layersN-DiffusionPoly-siliconMetal1Metal2SiO2SiO2SiO2P-Diffusion2021/5/986ViaandContactsDiffusionMetal2SiO2SiO2PolysiliconMetal-DiffContactMetal-PolyContactSiO2ViaMetal12021/5/987InverterExampleMetal-nDiffContactMetal-PolyContactViaVDDGNDVDDMetal2Metal1Metal-nDiffContactGND2021/5/9884.MOS电路版图举例1)铝栅CMOS电路版图设计规则2)铝栅、硅栅MOS器件的版图3)铝栅工艺CMOS版图举例4)硅栅工艺MOS电路版图举例5)P阱硅栅单层铝布线CMOS集成电路的工艺过程6)CMOSIC版图设计技巧

7)CMOS反相器版图流程2021/5/9891)铝栅CMOS电路版图设计规则2021/5/990

该图的说明a沟道长度3λbGS/GD覆盖λcp+，n+最小宽度3λdp+，n+最小间距3λep阱与n+区间距2λf孔距扩散区最小间距

2λgAl覆盖孔λ孔2λ×3λ或3λ×3λhAl栅跨越p+环λiAl最小宽度4λjAl最小间距3λp+Al1n+2021/5/9912)铝栅、硅栅MOS器件的版图硅栅MOS器件铝栅MOS器件2021/5/992Source/Drain:Photomask(darkfield)ClearGlassChromiumCrossSection铝栅MOS工艺掩膜版的说明2021/5/993Gate:Photomask(darkfield)ClearGlassChromiumCrossSection2021/5/994Contacts:Photomask(darkfield)ClearGlassChromiumCrossSection2021/5/995MetalInterconnects:Photomask(lightfield)ChromiumClearGlassCrossSection2021/5/996硅栅硅栅MOS器件工艺的流程

Process(1)刻有源区正胶2021/5/997Process(2)刻多晶硅与自对准掺杂Self-AlignDoping2021/5/998Process(3)刻接触孔、反刻铝

fieldoxide(FOX)metal-polyinsulatorthinoxide2021/5/999

3)铝栅工艺CMOS反相器版图举例

图2为铝栅CMOS反相器版图示意图。可见，为了防止寄生沟道以及p管、n管的相互影响，采用了保护环或隔离环：对n沟器件用p+环包围起来，p沟器件用n+环隔离开，p+、n+环都以反偏形式接到地和电源上，消除两种沟道间漏电的可能。

2021/5/9100图2铝栅CMOS反相器版图示意图版图分解：刻P阱2.刻P+区/保护环3.刻n+区/保护带4.刻栅、预刻接触孔5.刻接触孔6.刻Al7.刻纯化孔P+区保护环n+区/保护带2021/5/91013版图分解：1.刻P阱2.刻P+区/环3.刻n+区4.刻栅、预刻接触孔5.刻接触孔6.刻Al7.刻纯化孔2021/5/91024版图分解：1.刻P阱2.刻P+区/环3.刻n+区4.刻栅、预刻接触孔5.刻接触孔6.刻Al7.刻纯化孔2021/5/91034)硅栅MOS版图举例E/ENMOS反相器

刻有源区

刻多晶硅栅刻NMOS管S、D

刻接触孔

反刻Al图5E/ENMOS反相器版图示意图2021/5/9104E/DNMOS反相器刻有源区刻耗尽注入区刻多晶硅栅刻NMOS管S、D刻接触孔反刻Al图6E/DNMOS反相器版图2021/5/9105

制备耗尽型MOS管

在MOS集成电路中，有些设计需要采用耗尽型MOS管，这样在MOS工艺过程中必须加一块光刻掩膜版，其目的是使非耗尽型MOS管部分的光刻胶不易被刻蚀，然后通过离子注入和退火、再分布工艺，改变耗尽型MOS管区有源区的表面浓度，使MOS管不需要栅电压就可以开启工作。然后采用干氧－湿氧－干氧的方法进行场氧制备，其目的是使除有源区部分之外的硅表面生长一层较厚的SiO2层，防止寄生MOS管的形成。2021/5/9106

硅栅CMOS与非门版图举例

刻P阱刻p+环刻n+环刻有源区刻多晶硅栅刻PMOS管S、D刻NMOS管S、D刻接触孔反刻Al图7硅栅CMOS与非门版图2021/5/910782021/5/9108硅栅P阱CMOS反相器版图设计举例5.刻NMOS管S、D6.刻接触孔7.反刻Al(W/L)p=3(W/L)n1.刻P阱2.刻有源区3.刻多晶硅栅4.刻PMOS管S、D2021/5/91091.刻P阱2.刻有源区3.刻多晶硅栅2021/5/91104.刻PMOS管S、D5.刻NMOS管S、D2021/5/9111VDDVoViVss7.反刻Al6.刻接触孔VDDViVssVo2021/5/9112光刻1与光刻2套刻光刻2与光刻3套刻2021/5/9113光刻3与光刻4套刻光刻胶保护光刻4与光刻5套刻光刻胶保护刻PMOS管S、D刻NMOS管S、DDDSS2021/5/9114光刻5与光刻6套刻VDDViVssVo光刻6与光刻7套刻VDDViVDDVoViVssVDDViVssVo2021/5/9115ViVoT2W/L=3/1T1W/L=1/1PolyDiffAlconP阱ViVssVoVDD2021/5/91165)P阱硅栅单层铝布线CMOS的工艺过程

下面以光刻掩膜版为基准，先描述一个P阱硅栅单层铝布线CMOS集成电路的工艺过程的主要步骤，用以说明如何在CMOS工艺线上制造CMOS集成电路。（见教材第7--9页，图1.12）2021/5/9117CMOS集成电路工艺

--以P阱硅栅CMOS为例1、光刻I---阱区光刻，刻出阱区注入孔N-SiSiO22021/5/91182、阱区注入及推进，形成阱区N-subP-well2021/5/91193、去除SiO2，长薄氧，长Si3N4N-subP-wellSi3N4薄氧2021/5/91204、光II---有源区光刻，刻出PMOS管、NMOS管的源、栅和漏区N-SiP-wellSi3N42021/5/91215、光III---N管场区光刻，N管场区注入孔，以提高场开启，减少闩锁效应及改善阱的接触。光刻胶N-SiP-B+2021/5/91226、长场氧，漂去SiO2及Si3N4，然后长栅氧。N-SiP-2021/5/91237、光Ⅳ---p管场区光刻（用光I的负版），p管场区注入，调节PMOS管的开启电压，然后生长多晶硅。N-SiP-B+2021/5/91248、光Ⅴ---多晶硅光刻，形成多晶硅栅及多晶硅电阻多晶硅N-SiP-2021/5/91259、光ⅤI---P+区光刻，刻去P管上的胶。P+区注入，形成PMOS管的源、漏区及P+保护环（图中没画出P+保护环）。N-SiP-B+2021/5/912610、光Ⅶ---N管场区光刻，刻去N管上的胶。N管场区注入，形成NMOS的源、漏区及N+保护环（图中没画出）。光刻胶N-SiP-As2021/5/912711、长PSG（磷硅玻璃）。PSGN-SiP+P-P+N+N+2021/5/912812、光刻Ⅷ---引线孔光刻。PSGN-SiP+P-P+N+N+2021/5/912913、光刻Ⅸ---引线孔光刻（反刻Al）。PSGN-SiP+P-P+N+N+VDDINOUTPNSDDSAl2021/5/91308.7RS触发器p.154

特性表实际上是一种特殊的真值表，它对触发器的描述十分具体。这种真值表的输入变量（自变量）除了数据输入外，还有触发器的初态，而输出变量（因变量）则是触发器的次态。特性方程是从特性表归纳出来的，比较简洁；状态转换图这种描述方法则很直观。？？2021/5/91312021/5/9132MR,PMR,N图例：实线：扩散区，虚线：铝，阴影线：多晶硅、黑方块：引线孔N阱2021/5/9133

6)CMOSIC版图设计技巧

1、布局要合理（1）引出端分布是否便于使用或与其他相关电路兼容，是否符合管壳引出线排列要求。（2）特殊要求的单元是否安排合理，如p阱与p管漏源p+区离远一些，使pnp，抑制Latch-up，尤其是输出级更应注意。（3）布局是否紧凑，以节约芯片面积，一般尽可能将各单元设计成方形。（4）考虑到热场对器件工作的影响，应注意电路温度分布是否合理。

2021/5/91342、单元配置恰当

（1）芯片面积降低10%，管芯成品率/圆片可提高1520%。（2）多用并联形式，如或非门，少用串联形式，如与非门。（3）大跨导管采用梳状或马蹄形，小跨导管采用条状图形，使图形排列尽可能规整。2021/5/91353、布线合理

布线面积往往为其电路元器件总面积的几倍，在多层布线中尤为突出。扩散条/多晶硅互连多为垂直方向，金属连线为水平方向，电源地线采用金属线，与其他金属线平行。长连线选用金属。多晶硅穿过Al线下面时，长度尽可能短，以降低寄生电容。注意VDD、VSS布线，连线要有适当的宽度。容易引起“串扰”的布线（主要为传送不同信号的连线），一定要远离，不可靠拢平行排列。2021/5/91364、CMOS电路版图设计对布线和接触孔的特殊要求（1）为抑制Latchup，要特别注意合理布置电源接触孔和VDD引线，减小横向电流密度和横向电阻RS、RW。采用接衬底的环行VDD布线。增多VDD、VSS接触孔，加大接触面积，增加连线牢固性。对每一个VDD孔，在相邻阱中配以对应的VSS接触孔，以增加并行电流通路。尽量使VDD、VSS接触孔的长边相互平行。接VDD的孔尽可能离阱近一些。接VSS的孔尽可能安排在阱的所有边上（P阱）。2021/5/9137（2）尽量不要使多晶硅位于p+区域上多晶硅大多用n+掺杂，以获得较低的电阻率。若多晶硅位于p+区域，在进行p+掺杂时多晶硅已存在，同时对其也进行了掺杂——导致杂质补偿，使多晶硅。（3）金属间距应留得较大一些（3或4）因为，金属对光得反射能力强，使得光刻时难以精确分辨金属边缘。应适当留以裕量。2021/5/91385、双层金属布线时的优化方案（1）全局电源线、地线和时钟线用第二层金属线。（2）电源支线和信号线用第一层金属线（两层金属之间用通孔连接）。（3）尽可能使两层金属互相垂直，减小交叠部分得面积。2021/5/91397)CMOS反相器版图流程2021/5/9140NwellPwell

CMOS反相器版图流程(1)1.阱——做N阱和P阱封闭图形，窗口注入形成P管和N管的衬底2021/5/9141Ndiffusion

CMOS反相器版图流程(2)2.有源区——做晶体管的区域（G、D、S、B区)，封闭图形处是氮化硅掩蔽层，该处不会长场氧化层2021/5/9142Pdiffusion

CMOS反相器版图流程(2)2.有源区——做晶体管的区域（G、D、S、B区)，封闭图形处是氮化硅掩蔽层，该处不会长场氧化层2021/5/9143Polygate

CMOS反相器版图流程(3)3.多晶硅——做硅栅和多晶硅连线。封闭图形处，保留多晶硅2021/5/9144N+