数字逻辑与数字系统 第二版PPTLec11-2016

第十一讲

硬件描述语言基础（3）数字逻辑与数字系统1基本逻辑运算的行为描述2基本逻辑运算：与运算3x1modulemyand(L,A,B);

reg

L;

always

@*

L=A&B;endmoduleinput

A,B;outputL;

基本逻辑运算：或运算4input

A,B;outputL;

modulemyor(L,A,B);

reg

L;

always

@*

L=A|B;endmodule基本逻辑运算：非运算5input

A;outputL;

modulemynot(L,A,B);

reg

L;

always

@*

L=~A;endmodule

行为描述总是用always@来实现具体逻辑的描述

组合逻辑的行为描述总是用always@*

行为描述当中被赋值的信号总是定义成为reg类型

always@被称为过程块

过程块中不能出现数据流描述和结构描述6小结2常用复合逻辑的行为描述7《数字系统设计》微课程

两输入变量与非

逻辑真值表ABL001010111110ABLAB&L与非逻辑符号a)与非运算常用复合逻辑运算与非门的HDL描述9input

A,B;outputL;

modulemynot(L,A,B);

reg

L;

always

@*

L=~(A&B);endmodule或非门的HDL行为级描述?10异或门的HDL行为级描述?同或门的HDL行为级描述?Q:行为级描述优势何在?3组合逻辑电路的结构描述11二选一数据选择器设计modulemux2to1(a,b,sel,out);

inputa,b,sel;

outputout;

assignout=sel?a:b; //数据流描述endmoduleQ1:如何更改为行为描述？Q2:还有其它的方式吗？二选一数据选择器设计modulemux2to1(a,b,sel,out);

inputa,b,sel;

outputout;regout;always@*

if(sel)out=a;elseout=b;endmodule//数据流描述写法module

_2to4decoder(A1,A0,E,Y);

input

A1,A0,E;

output[3:0]Y;

assignY[0]=~(~E&~A1&~A0);

assignY[1]=~(~E&~A1&A0);

assignY[2]=~(~E&A1&~A0);

assignY[3]=~(~E&A1&A0);endmodule

2-4译码器设计//行为描述写法module

_2to4decoder(A1,A0,E,Y);

input

A1,A0,E;

output

[3:0]Y;

reg

[3:0]Y;

always@*

if(E)Y=4’b0000;elsecase({A1,A0}) 2’b00:Y=4’b0001; 2’b01:Y=4’b0010; 2’b10:Y=4’b0100;

2’b11:Y=4’b1000;

endcaseendmodule

2-4译码器设计4位比较器设计modulecomp4(a,b,r_b,r_s,r_e);

input

[3:0]a,b;

output

regr_b;//a>b时为1outputregr_s;//a<b时为1

output

regr_e;//a=b时为1

always@*

begin r_b=a>b?1’b1:1’b0;

r_s=a<b?1’b1:1’b0;

r_e=a==b?1’b1:1’b0;

endendmodule设计题案