第二章计算机逻辑部件

第二章计算机逻辑部件第1页，共74页，2023年，2月20日，星期三22.1.1三态电路

当EN=0时，Y=A’；当EN=1时，输出与输入呈现高电阻隔离。

D——输入端L——输出端EN——使能端第2页，共74页，2023年，2月20日，星期三3三态门的用途第3页，共74页，2023年，2月20日，星期三42.1.2异或门及其应用可控数码原/反码输出算术和数码比较器奇偶检测电路第4页，共74页，2023年，2月20日，星期三5数码比较器B3A3B2A2B1A1B0A0Y≥1f=0当Ai=Bi,即每对A、B都相等时f=1当Ai≠Bi,即每对A、B都不相等时第5页，共74页，2023年，2月20日，星期三6奇偶校验电路第6页，共74页，2023年，2月20日，星期三72.1.3加法器半加器的功能表和逻辑图不考虑进位输入时，两数码Xn，Yn相加称为半加。第7页，共74页，2023年，2月20日，星期三8全加器电路

<1>针对Di位两数Ai与Bi相加，得一位结果Si及一位进位Ci即得逻辑代数表达式：Si=f(Ai,Bi,Ci)Ci+1=f(Ai,Bi,Ci)<2>电路设计过程：AiBiCiCi+1Fi0000111100110011010101010001011101101001Fi=Ai+Bi+CiCi+1=AiBi+AiCi+BiCi真值表布尔函数式第8页，共74页，2023年，2月20日，星期三9全加器的功能表及逻辑图第9页，共74页，2023年，2月20日，星期三10位间进位是串行的，Fi的形成必须等Ci的到来图2.13串行加法器第10页，共74页，2023年，2月20日，星期三11超前进位加法器对加法器的进位信号做快速处理加到第i位的进位输入信号是两个加数第i位以前各位（0~j-1）的函数，可在相加前由A,B两数确定。对进位公式的分析(化简)Fn=XnYnCnCn+1=XnYn＋XnCn

＋YnCn=XnYn＋(Xn

＋Yn)Cn第11页，共74页，2023年，2月20日，星期三12得出：

C1=X0Y0+(X0+Y0)C0C2=X1Y1+(X1+Y1)X0Y0+(X1+Y1)(X0+Y0)C0C3=X2Y2+(X2＋Y2)X1Y1

+(X2＋Y2)(X1+Y1)X0Y0+(X2＋Y2)(X1+Y1)(X0+Y0)C0第12页，共74页，2023年，2月20日，星期三13Pi和Gi函数Pi=Xi+YiGi=Xi·YiP：CarryPropagatefunctionG：CarryGenerateFunction第13页，共74页，2023年，2月20日，星期三14Pi的逻辑含义：当Pi=1时，如果低位有进位，本位将产生进位，即当Pi=1时，低位传送过来的进位能越过本位而向更高位传送。Pi称为传送进位或条件进位Gi的逻辑含义：若本位两个输入均为1，必产生进位，与低位进位无关，又称本地进位。第14页，共74页，2023年，2月20日，星期三15得到进位产生公式Ci+1=

Gi+PiCi代入公式得：C1=G0+P0C0C2=G1+P1G0+P1P0C0C3=G2+P2G1+P2P1G0+P2P1P0C0C4=G3+P3G2+P3P2G1+P3P2P1G0+P3P2P1P0C0第15页，共74页，2023年，2月20日，星期三16变换得

Ci+1=

Gi+PiCi=GiPi+GiCiC1=P0+G0C0C2=P1+G1P0+G1G0C0C3=P2+G2P1+G2G1P0+G2G1G0C0C4=P3+G3P2+G3G2P1+G3G2G1P0+G3G2G1G0C0第16页，共74页，2023年，2月20日，星期三2010年9月17根据上式可画得“超前进位产生电路”及四位超前进位加法器的逻辑图如图2.8。第17页，共74页，2023年，2月20日，星期三18ALU:是一种功能较强的组合逻辑电路，可以进行多种算术运算和逻辑运算，基本逻辑结构是超前进位加法器，通过改变加法器的Qi和Pi来获得多种运算能力。下面通过介绍SN74181型四位ALU中规模集成电路了介绍ALU的原理2.1.4ALU第18页，共74页，2023年，2月20日，星期三2010年9月1921156273842325272426282922第19页，共74页，2023年，2月20日，星期三20输入/输出信号说明：A0～A3、B0～B3：参加运算的两个数S0～S3：选择控制端---选择不同的算术和逻辑运算M：状态控制端，为高电平执行逻辑运算；为低电平执行算术运算Cn

：ALU的最低进位位F0～F3：ALU的运算结果Cn+4

：ALU最高位产生的进位G、P：ALU的进位产生与传递第20页，共74页，2023年，2月20日，星期三2010年9月21第21页，共74页，2023年，2月20日，星期三22例：当M=L、Cn=1、S3S2S1S0=1001时，ALU完成什么功能？解：①Pi=？Gi=？③Fi=？②Xi=？

Yi=？结论：当M=L、Cn=1、S3S2S1S0=1001时，ALU完成的功能是：F=A加B第22页，共74页，2023年，2月20日，星期三23（2）M＝H

G13~G16输出均为1，位间不发生关系。

F0~F3为：

F0F1F2F3

X0Y0X1Y1X2Y2X3X3

ALU是以Xi、Yi

为输入的异或非门。第23页，共74页，2023年，2月20日，星期三24用四片74181电路可组成16位ALU。如下图片内进位是快速的，但片间进位是逐片传递的，因此总的形成时间还是是比较长的。如果把16位ALU中的每四位作为一组，用类似位间快速进位的方法来实现16位ALU（四片ALU组成），那么就能得到16位快速ALU。推导过程如下：第24页，共74页，2023年，2月20日，星期三25C16C12C8C4

分析：组内并行、组间并行设16位加法器，4位一组，分为4组：4位4位4位4位

第4组第3组第2组第1组C16~C13C12~C9C8~C5C4~C1C0第25页，共74页，2023年，2月20日，星期三26

1）第1组进位逻辑式

组内：

C1=G1+P1C0C2=G2+P2G1+P2P1C0C3=G3+P3G2+P3P2G1+P3P2P1C0

组间：

C4=G4+P4G3+P4P3G2+P4P3P2G1+P4P3P2P1C0GIPI所以CI=GI+PIC0组间进位传递函数组间进位产生函数第26页，共74页，2023年，2月20日，星期三27

2）第2组进位逻辑式

组内：

C5=G5+P5CIC6=G6+P6G5+P6P5CIC7=G7+P7G6+P7P6G5+P7P6P5CI

组间：

C8=G8+P8G7+P8P7G6+P8P7P6G5+P8P7P6P5CIGⅡPⅡ所以CⅡ=GⅡ+PⅡCI第27页，共74页，2023年，2月20日，星期三2010年9月28

3）第3组进位逻辑式

组内：

C9=G9+P9CⅡ

C10=G10+P10G9+P10P9CⅡ

C11=G11+P11G10+P11P10G9+P11P10P9CⅡ

组间：

C12=G12+P12G11+P12P11G10+P12P11P10G9+P12P11P10P9CⅡGⅢPⅢ所以CⅢ=GⅢ+PⅢ

CⅡ第28页，共74页，2023年，2月20日，星期三2010年9月29

4）第4组进位逻辑式

组内：

C13=G13+P13CⅢC14=G14+P14G13+P14P13CⅢC15=G15+P15G14+P15P14G13+P15P14P13CⅢ

组间：

C16=G16+P16G15+P16P15G14+P16P15P14G13+P16P15P14P13CⅢGⅣPⅣ所以CⅣ=GⅣ+PⅣCⅢ

第29页，共74页，2023年，2月20日，星期三2010年9月305）各组间进位逻辑CI=GI+PIC0CⅡ=GⅡ+PⅡCICⅢ=GⅢ+PⅢCⅡCⅣ=GⅣ+PⅣCⅢ

=GⅡ+PⅡGI

+PⅡPIC0

=GⅢ+PⅢGⅡ+PⅢPⅡGI

+PⅢPⅡPIC0

=GⅣ+PⅣGⅢ+PⅣPⅢGⅡ

+PⅣPⅢPⅡGI+PⅣPⅢPⅡPIC0

第30页，共74页，2023年，2月20日，星期三2010年9月31图2.17和74181型ALU连用的超前进位产生电路第31页，共74页，2023年，2月20日，星期三2010年9月32CoCⅣCoCⅣ

6）结构示意组间进位链A8....A5

B8....B5A4....A1

B4....B1A12....A9

B12....B9A16....A13

B16....B13GⅣPⅣGⅢPⅢGⅡPⅡGI

PI

C3~1C15~13C11~9C7~5

CⅢ

CⅡCI

A8....A5

B8....B5A4....A1

B4....B1A12....A9

B12....B9A16....A13

B16....B13GⅣPⅣGⅢPⅢGⅡPⅡGI

PI

C3~1

CⅢ

CⅡCI

C15~13C11~9C7~5

∑4～1∑16～13∑12～9∑8～5第32页，共74页，2023年，2月20日，星期三2010年9月3374181:实现算术逻辑运算及组内并行。74182：接收了组间的辅助函数后，产生组间的并行进位信号CIII

、CII

、CI，分别将其送到各小组的加法器上

一个16位的ALU部件，要实现组内并行，组间并行运算。所需器件为：74181芯片四块，74182一块。GIIIPIIIGIIPIIGIPIGIVPIV7418274181741817418174181CIIICIICIC0CIV第33页，共74页，2023年，2月20日，星期三2010年9月34用两个16位全先行进位部件（74182）和八个74181可级连组成的32位ALU电路用四个16位全先行进位部件（74182）和十六个74181可级连组成的64位ALU电路第34页，共74页，2023年，2月20日，星期三2010年9月352.1.5译码器译码：把某组编码翻译为唯一的输出，实际应用中要用到的有地址译码器和指令译码器。译码器：有2—4译码器、3—8译码器（8选1译码器）和4—16译码器（即16选1译码器）等多种。书中介绍的是2—4译码器的组成及应用第35页，共74页，2023年，2月20日，星期三2010年9月36图2.13二输入四输出译码器第36页，共74页，2023年，2月20日，星期三2010年9月37例如：3—8译码器，即8选1译码器的输入信号有三个：C、B、A（A为低位），三位二进制数可组成8个不同数字，因此可分别选中输出Y0

到Y7的某一个输出故称为8选1译码器。在资料手册中的型号为74138。第37页，共74页，2023年，2月20日，星期三2010年9月38下图分别为译码器引脚图和输入输出真值表其中：G1、G2A、G2B为芯片选择端，G1高电平有效，而G2A、G2B为低电平有效。第38页，共74页，2023年，2月20日，星期三2010年9月39Y0Y1Y2Y3Y4Y5Y6Y7G1G2AG2BCBA74LS138输入 输出 CBAY7Y6Y5Y4Y3Y2Y1Y00000111100110011010101011111111011111101111110111111011111101111110111111011111101111111第39页，共74页，2023年，2月20日，星期三2010年9月40图2.14两块三输入变量译码器扩展成四输入译码器第40页，共74页，2023年，2月20日，星期三2010年9月412.1.6数据选择器逻辑功能是在地址选择信号的控制下，从多路数据中选择一路数据作为输出信号。又称多路开关或多路选择器。以四选一选择器为例：FD0D1D2D3A1A0地址A1A0输出F00D001D110D211D3第41页，共74页，2023年，2月20日，星期三2010年9月42图2.21双四通道选一数据选择器第42页，共74页，2023年，2月20日，星期三2010年9月43第43页，共74页，2023年，2月20日，星期三2010年9月442.2时序逻辑电路如果逻辑电路的输出状态不但和当时的输入状态有关，而且还与电路在此以前的输入状态有关，称这种电路为时序逻辑电路。时序电路内必须要有能存储信息的记忆元件——触发器。触发器是构成时序电路的基础。第44页，共74页，2023年，2月20日，星期三2010年9月452.5.1触发器触发器种类很多。按时钟控制方式来分，有电位触发、边沿触发、主从触发等方式。按功能分类，有R-S型、D型、J-K型等功能。同一功能触发器可以由不同触发方式来实现。以触发方式为线索，介绍几种常用的触发器。第45页，共74页，2023年，2月20日，星期三2010年9月46电位触发方式触发器

当触发器的同步控制信号E为约定“1”或“0”电平时，触发器接收输入数据，此时输入数据D的任何变化都会在输出Q端得到反映；当E为非约定电平时，触发器状态保持不变。鉴于它接收信息的条件是E出现约定的逻辑电平，故称它为电位触发方式触发器，简称电位触发器。第46页，共74页，2023年，2月20日，星期三2010年9月47图2.23锁存器第47页，共74页，2023年，2月20日，星期三2010年9月482.边沿触发方式触发器触发器接收的是时钟脉冲CP的某一约定跳变(正跳变或负跳变)来到时的输入数据。在CP=1及CP=0期间以及CP非约定跳变到来时，触发器不接收数据。常用的正边沿触发器是D触发器第48页，共74页，2023年，2月20日，星期三2010年9月49图2.24D触发器第49页，共74页，2023年，2月20日，星期三2010年9月50工作过程：1）CP=0时G3G4封锁：Q3=Q4=1状态不变。

反馈信息打开G5G6—接收D。2）CP由0变1时，触发器接受数据。G3G4打开Q3=Q5=D、Q4=Q6=D。则Q=Q4=D3）触发器接受数据后，在CP=1时输入信号被封锁。如Q3=0（Q=0）——封锁G5

、Da线——置0维持线、置1阻塞线。如Q4=0（Q=1）——封锁G6、G3、Db——置1维持线，c——置0阻塞线。CP正跳沿前接收输入信号、正跳沿触发、正跳沿后被封锁。边沿触发器：abcQ5=D,Q6=Q5=D输入信号触发器翻转第50页，共74页，2023年，2月20日，星期三2010年9月51比较

电位触发器在E=1期间来到的数据会立刻被接收。但对于正沿触发器，在CP=1期间来到的数据，必须“延迟”到该CP=1过后的下一个CP正沿来到时才被接收。因此边沿触发器又称延迟型触发器。

边沿触发器在CP正跳变(对正边沿触发器)以外期间出现在D端的数据变化和干扰不会被接收，因此有很强的抗数据端干扰的能力而被广泛应用，它除用来组成寄存器外，还可用来组成计数器和移位寄存器等。 至于电位触发器，只要E为约定电平，数据来到后就可立即被接收，它不需像边沿触发器那样保持到约定控制信号跳变来到才被接收。第51页，共74页，2023年，2月20日，星期三2010年9月523.主-从触发方式触发器(简称主-从触发器)主-从触发器基本上是由两个电位触发器级联而成的，接收输入数据的是主触发器，接收主触发器输出的是从触发器，主、从触发器的同步控制信号是互补的(CP和CP)。在CP=1期间主触发器接收数据；在CP负跳变来到时，从触发器接收主触发器最终的状态。主从触发器由于有计数功能，常用于组成计数器。第52页，共74页，2023年，2月20日，星期三2010年9月53图2.25主-从J-K触发器图第53页，共74页，2023年，2月20日，星期三2010年9月54寄存器计算机中常用部件，用于暂存二进制信息。寄存器可由多个触发器组成。每个触发器存

1Bit，N个触发器储存N位二进制数据。下图为由4个D触发器组成的四位缓冲寄存器。2.2.2寄存器和移位寄存器第54页，共74页，2023年，2月20日，星期三2010年9月55图2.28四D寄存器第55页，共74页，2023年，2月20日，星期三2010年9月56移位寄存器移位寄存器不仅具有存储数据的功能，而且还具有移位功能。所谓移位功能就是将移位寄存器中所存的数据，在移位脉冲信号的作用下，按要求逐次向左、右方进行移动从信号输入上分有串行输入和并行输入下面以串行输入并行右移位寄存器为例进行说明:(p40图2.29为并行输入移位寄存器）第56页，共74页，2023年，2月20日，星期三2010年9月57串行输入信号DINX1X2X3X4移位脉冲CLKD1Q1F1CLK

D2Q2F2CLK

D3Q3F3CLK

D4Q4F4CLK

DINCLKX1X2X3X41011010110101110110串行输入并行输出右移位寄存器波形图第57页，共74页，2023年，2月20日，星期三2010年9月58图2.29并行输入数据的四位移位寄存器第58页，共74页，2023年，2月20日，星期三2010年9月59计数器按时钟作用方式来分，有同步计数器和异步计数器两大类。在异步计数器中，由于高位触发器的时钟信号是由低一位触发器的输出来提供的，但是结构简单。同步计数器中各触发器的时钟信号是由同一脉冲来提供的，因此，各触发器是同时翻转的，它的工作频率比异步计数器高，但结构较复杂。计数器按计数顺序来分，有二进制、十进制两大类。2.2.3计数器(counter)第59页，共74页，2023年，2月20日，星期三2010年9月60行波计数器：在CLK的驱动下，将存储的数据自动加1计数原理：CLKCLEARJ0Q0Q0CLRK0J1Q1Q1CLRK1J2Q2Q2CLRK2J3Q3Q3CLRK3Q0Q1Q2Q30000CLEAR=1Q=00001第一个下降沿Q=10010第二个下降沿Q=20011第三个下降沿Q=30100第四个下降沿Q=40101第五个下降沿Q=5CLK=第60页，共74页，2023年，2月20日，星期三2010年9月61图2.30是用主-从J-K触发器构成的同步十进制集成化计数器。同步计数器是采用快速进位方式来计数的，触发器及实现快速进位的逻辑电路是它的核心。各触发器J，K表达式为

JA=KA=1 JB=KB=QAQD’ JC=KC=QAQB JD=KD=QAQBQC+QAQD图2.30中门1～3就是按上式设计的快速进位部分。第61页，共74页，2023年，2月20日，星期三2010年9月62图2.23十进制同步计数器第62页，共74页，2023年，2月20日，星期三2010年9月63“预置数”是集成化同步计数器的一个重要功能。设置控制端L，用来选择电路是执行计数还是执行预置数：当L=1，执行同步计数；L=0，执行预置数。由于J-K触发器数据输入是双端的，所以要将单端的预置数A～D经两级“与非”门变成互补信号，再加在J，K端。图2.30所示与非门4～11就是为此目的而设置的。当L=1时，这些与非门被封锁，快速进位电路输出经或门12～15进入触发器，电路执行计数；当L=0，门4～11打开，快速进位被封锁，电路执行置数。第63页，共74页，2023年，2月20日，星期三2010年9月64能够方便地扩展位数是集成化计数器的一个特点。计数器扩展应满足以下条件。首先，要有标志计数器已计至最大数的进位输出端RC，对二进制、十进制计数器，RC分别为： 二进制计数器：RC=QAQBQCQD

十进制计数器：RC=QAQD其次，计数器应有保持功能。图2.30计数器中设置了“计数允许”端P和T，用来控制计数器快速进位电路和RC形成门。有了RC，P，T端，就可以方便地对计数器进行扩展。图2.31给出了扩展十进制计数器的方法。第64页，共74页，2023年，2月20日，星期三2010年9月65图2.31同步计数器的扩展方法第65页，共74页，2023年，2月20日，星期三2010年9月662.3阵列逻辑电路