八可编程器件-38309864解析

第八章可编程器件8.1可编程逻辑技术PLD编程(programming)：将实现所需的逻辑PLD是一含有逻辑门或逻辑模块的集成电路，其逻辑门、模块可按需求编程互连。早期PLD中的逻辑互连采用熔丝技术，即所有可能连接处均设有熔(a)传统符号(b)阵列逻辑符号(b)中交叉处可有×或无×。有×表示连接，可编程逻辑器件类型：(PLDs)PLA：programmablelogicarraylearraylogicGAL:genericarraylogic辑器件的支持技术：步根据用户要求确定金属层的导线连接。器件量大antifuse连接点被高建立查找表(lookuptable):在器件中设立小SRAM模块，其可编程存储对DD晶体管的永久“开”与“关”。S器件称为可擦除器件(erasable)。永久存储二进信息，非易失(nonvolatile)。ROM框图：a001235-to-32decoderA7A6A5A4A3A2A1AFuseFuseblownInputsI0AOutputsI4II2I1A6A5A4A3A2A1A00000010110110000010001110100010110001010001110110010......1110000001001111011110001011110010010101111100110011001235-to-32decoderFuseintactAAAAAAAAAAA70闪速存储器：FLASHMEMMORY。(高速、ROM据外，可实现组合逻辑。任何组合逻辑均可表示为输入变量的最小项之输出即可得所有的最小项，所以可通过其输出或门可A(I,I,I,I,I)=m(…)i43210ROM常用于码制变换，复杂算术运算等。特别。AInputsA1A0B5B4OutputsB1B0B3B2000000000000100000110100000401100100191000100001010110011101000111110001AA200001111A100110011A001010101B400001101B300010100B200100010B500000011008x4ROMB0B1B2B3B4B5➢与、或阵的固定、可编程的不同组合构成三(programmableread－onlymemory)ogrammableectionsogrammableectionsogrammableraysANDsarraylogicdevicegrammabledgrammabledayANDarrayANDarraylogicarraydevicegrammablegrammablectionsgrammablegrammablegrammablectionsgrammablerayANDarrayANDarray2PLA结构与PROM相似，在目的是实现组合逻PROM中全译码器用可编程与阵代替。与阵不提供全译码，只提供对输入变量有限个译码，即只能产生有限个最小项译码，但最小项ABCAB2AC2Fuseintact3Fuse3Fuseblown4ABC40CCBBAAF1F1=AB+AC+ABCF=AC+BCLAProducttermInputsCOutputsAB(T)F1FA110-1-AC21-111BC3-11-1B40101-T：(true)原码输出。异或门控制输入为0。C：(complement)补码输出。异或门控制输入PLA的大小2n×k＋k×m＋m。PLA的编程FPLA可通过开发系统用硬件编程器编程。12BCAAB000100011111000CAAB000111101100101CF=AB+AC+BC1F=AB+AC+BC122InputsProductOutputs(C)(T)termABCFF2AB111-1AC21-11BC3-111-4000-对于实际复杂的逻辑函数化简通常借助计算机789789234568.4PALANDgatesinputsProductterm012345678ProducttermF1I1F2I2F3I3F4I40123456789可共享；积项太多时，可多段共同完成(内或外反馈化简：W=ABC+ABCDX=A+BCDY=AB+CD+BDZ=ABC+ABCD+ACD+ABCD=W+ACD+ABCDProducttermABANDInputsCDWOutputs12101001－0－－W=ABC+ABCD3－－－－－41－－－－5－111－6－－－－－780－1－－1－1－－9－0－0－－1－－－0－01－Z=W+ACD+ABCD0001－ABDWWAABDWW12W2345X5678Y89ZZAABBCCDDWW8.5GAL结构沿袭PAL与－或结构，并配置输出宏单元(OLMC)。编程技术采用EECMOS。123456789CLKV(64×32)88888888OLMCOLMCOLMCOLMCOLMCOLMCOLMCOLMCCLK三态控制选择器0输出选择器0数据选择器QDIO0QDIO0Q10XOR反馈选择器CL数据选择器选择(2路)：0，第一积项。OE(外部)，与阵第一积项(编程控制)。输出选择器(2路)：组合输出；寄存器输出。电子标签(便于管理)；7.可靠(20年)。8.6大规模集成电路可编程逻辑器件(VLSIPLDs)利用VLSI的设计可把含有数千至数百万门的VLSI设计的主要方法：2．标准单元设计(standardcelldesign)。将予设计互联，成本中等，密度、性能低于全定3．门阵列(gatearray)。数千至数百万相同的门集成于单独的芯片上，根据数字系统设计需要进行互联与布线。制作通用、经不同厂家的VLSIPLDs具有不同结构与特AlteraMAX7000CPLDsII/OcontrolblockLogicarrayblockProgrammableinterconnectarrayLogicarrayblockcontrolLogicarrayblockLogicarrayblockI/OcontrolblockLogicarrayblockLogicarrayblockLogicarrayblockLogicarrayblockLogicarrayblockLogicarrayblockcontrolblockLogicarrayblockLogicarrayblockLogicarrayblockLogicarrayblockarrayblockLogicarrayblockblockLogic16个宏单元(macrocell)每个宏单元具有一个触发器加上类似PLD的组IO块置于芯片四周，外侧宏与其相连。能可编XilinxXC4000LonglinesSinglelength-Input/OutputBlock(IOB)-Configurablelogicblock(CLB)-SwitchmatrixSRAM。SRAMSRAM中数据可完成控制片中的晶体管的通SMMGDMUXMUX01SMABCMMMMMMMMMF(A,B,C)221H1DINS/RECGGGGGG4MUXDINMUXDINF’G’H’SG’S/RcontrolPREG’S/RcontrolPREDYQECCLRMMMUXMH’LookupMUXMH’forH’8bitsofSRAMSMUXSMG’MH’FYLookupTableFYLookupTableforF’1F2FF’F2F3M3F416bitsofSRAMF4MUXS/RcS/RcontrolPREDECCLRXQF’G’H’SMMMUXMK(CLOCK)SMUXSMF’MH’XSXMFPGA的加载(配置)：加载内部SRAM的三种D2．细颗粒(Fine－grained)FPGA。多个类似ighcapacityPLD)。Interconnect外部接口)技术规范。插拔(liveinsertion)。SpecificIntegratedcircuit)。PLD在实现数字系统方面的优越性使其得到广泛的应用与发展。由于其复杂性和灵活性，其使用必否是IntergratedCircuitHDL)。辑方程、状态图、算术运算、组entityfull_adderis(实体)port(a,b,cin:inbit;cout((nota)andbandcin)or(aand(notb)andcin)or(aandb);endbehavior;并用一个或多个器件适配，产生器件