常用的时序逻辑电路

常用的时序逻辑电路第1页，共75页，2023年，2月20日，星期一5.3.1寄存器移位寄存器寄存器单向移位寄存器双向移位寄存器寄存器的分类：第2页，共75页，2023年，2月20日，星期一一、寄存器四个同步RS触发器构成

2.功能:74LS75真值表输入输出CPD Q

φ

φ 保持１110

1０011.逻辑图1、中规模寄存器74LS75第3页，共75页，2023年，2月20日，星期一2、中规模寄存器74LS175四个维持阻塞D触发器构成

2.功能:74LS175真值表输入输出RCPD Q

０φ

φ 01１↑１ 10１↑０01１０φ Q0

1.逻辑图第4页，共75页，2023年，2月20日，星期一3、中规模寄存器CC4076异步置0、输出三态控制、保持

2.CC4076功能:LDA+LDB=1装入数据LDA+LDB=0保持ENA=ENB=0输出允许ENA+ENB=1高阻RD=0清01.逻辑图74LS75、74LS175、CC4076均为并行输入—并行输出第5页，共75页，2023年，2月20日，星期一二、移位寄存器假设4是低位寄存器，1是高位寄存器由D触发器的特性方程可知：在CP脉冲的作用下，低位触发器的状态送给高位，做高位的次态输出左移寄存器第6页，共75页，2023年，2月20日，星期一欲存入数码1011，1011采用串行输入，只有一个数据输入端？解决的办法：在CP脉冲的作用下，依次送入数码左移寄存器：先送高位，后送低位右移寄存器：先送低位，后送高位由于该电路为一左移寄存器，数码输入顺序为：1011第7页，共75页，2023年，2月20日，星期一CPQ4Q3Q2Q1欲存入数码1011即D1D2D3D4=101111(D1)×××20(D2)1(D1)××31(D3)0(D2)1(D1)×41(D4)1(D3)0(D2)1(D1)1011第8页，共75页，2023年，2月20日，星期一CT74195功能表输入输出Q0Q1Q2Q3

3Q1↑

0

d0……

d3

φ

φ

00001d0d1d2d33d1

01φ

φ

φ

φ

Q00Q10Q20Q3030Q1↑1φ

φ01Q0nQ0nQ1nQ2n

n2Q1↑1φ

φ000Q0nQ1nQ2n

n2Q1↑1φ

φ111Q0nQ1nQ2n

n2Q0

φ

φ

φ

φ

φ

φ

……

3RCPLDSH

D0DJK

1↑1φ

φ10

n0QQ0nQ1nQ2n

n2Q四位单向移位寄存器CT74195第9页，共75页，2023年，2月20日，星期一四位单向移位寄存器CT741951.清零：R=0时，输出为“0000”2送数：R=1，SH/LD=0时，当CP

时，执行并行送数3右移：R=1，SH/LD=1时，CP

时，执行右移：

Q0由JK决定,Q0Q1，Q1Q2，Q2Q3（二）功能（一）逻辑符号第10页，共75页，2023年，2月20日，星期一输入输出Ｑ０Ｑ1Ｑ2Ｑ3０

φ

φ

φ

φ

φ

φ

φ１０

φ

φ

φ

φ

φ

φ１↑

φ

d0……d3

１

１

φ０

０

０

０保持d0d1d2d3１

Q

Q

Q１↑

１

φ

φ

０

１

φ

0n1n

2n１↑

０

φ

φ

０

１

φ0

Q0n

Q1n

Q2nQ

Q

Q

１↑

φ

φ

φ

１

０

１1n

2n3n

１１↑

φ

φ

φ

１

０

０QQQ1n

2n

3n

0R

CP

DSR

D0……D3MB

MA

DSL１φ

φ

φ

φ

０

０

φ保

持四位双向移位寄存器CT74194CT74194功能表注：0--最高位…...3--最低位第11页，共75页，2023年，2月20日，星期一1.当R=0时，异步清零2.当MA＝MB＝１时，并行送数3.当MA＝MB＝０时，保持4.当MA=1，MB=0时，右移且数据从DSR端串行输入5.当MA=0

、MB=1时，左移且数据从DSL

端串行输入三、四位双向移位寄存器CT74194（二）功能（一）逻辑符号第12页，共75页，2023年，2月20日，星期一§5.4.2计数器分类同步异步任意进制移位寄存器型用来计算输入脉冲数目第13页，共75页，2023年，2月20日，星期一按触发器翻转方式：同步和异步计数器按编码方式：二进制、二—十进制、循环码计数器等按数字增减：加法、减法和可逆计数器按计数容量：十进制、六十进制计数器等1、计数器的分类返回第14页，共75页，2023年，2月20日，星期一2、同步计数器一、同步二进制计数器同步二进制加法计数器同步二进制减法计数器同步二进制可逆计数器二、同步十进制计数器返回第15页，共75页，2023年，2月20日，星期一一、同步二进制计数器原理：由二进制加法运算规则可知，在一个多位二进制数的末尾加1时，若其中第i位以下各位皆为1时，则第i位及以下各位均改变状态。例：10000111＋1——————————10001000最低4位数都改变了状态，而高4位未改变。1、同步二进制加法计数器第16页，共75页，2023年，2月20日，星期一原理如果用T触发器构成同步计数器时，则每次CP信号到达时，应使该翻转的那些触发器的输入控制端Ti＝1，不该翻转的Ti＝0；如果用T/触发器构成同步计数器时，则每次CP信号到达时只能加到该翻转的那些触发器的CP输入端上，而不能加到那些不该翻转的触发器。结论当计数器用T触发器构成时，第i位触发器输入端的逻辑式应为：Q0在每次输入计数脉冲时，都要翻转。第17页，共75页，2023年，2月20日，星期一按照这一原理，即可设计一四位二进制同步加法计数器。各触发器的驱动方程：电路的输出方程：第18页，共75页，2023年，2月20日，星期一电路的状态方程：将上式代入T触发器的特性方程得到电路的状态状态转换表及状态转换图见教材P243，时序图为第19页，共75页，2023年，2月20日，星期一由时序图可见也叫做分频器。Q3每输入16个计数脉冲，产生一个进位信号，所以又把这个电路叫做十六进制计数器。计数器容量：计数器能计到的最大数。在实际生产的芯片中，还附加了一些控制电路，以增加电路的功能和使用的灵活性。如74161返回第20页，共75页，2023年，2月20日，星期一四位二进制同步计数器CT74161

四个主从J-K触发器构成D3

D0:数据输入端（高低）C：进位端CP:时钟输入，上升沿有效RD:

异步置零LD:

同步预置数控制端Q3

Q0:输出端，高位低位EP、ET：使能端，工作状态控制，多片级联第21页，共75页，2023年，2月20日，星期一四位二进制同步计数器CT74163——采用同步清零方式。

当R=0时，只有当CP

的上升沿来到时,输出QDQCQBQA才被全部清零1、外引线排列和CT74161相同2、置数，计数，保持等功能与CT74161相同3、清零功能与CT74161不同返回第22页，共75页，2023年，2月20日，星期一一、同步二进制计数器原理：由二进制减法运算规则可知，在一个n位二进制数的末尾减1时，只有第i位以下各位皆为0时，再减1才能使触发器第i位翻转。例：10111000－1——————————10110111最低4位数都改变了状态，而高4位未改变。2、同步二进制减法计数器第23页，共75页，2023年，2月20日，星期一当计数器用T触发器构成时，第i位触发器输入端的逻辑式应为：结论Q0在每次输入计数脉冲时，都要翻转。根据上式接成的同步二进制减法计数器电路如图所示。同样，在实际生产的芯片中，还附加了一些控制电路，以增加电路的功能和使用的灵活性。如CC14526第24页，共75页，2023年，2月20日，星期一如：74LS1913、同步二进制可逆计数器既能进行递增计数，又能进行递减计数一、同步二进制计数器返回C/B：进借位输出CPO：串行时钟输出端时序图特点：单时钟结构双时钟结构：如74LS193第25页，共75页，2023年，2月20日，星期一返回第26页，共75页，2023年，2月20日，星期一四位二进制可逆计数器CT74193输入 输出 CPUCPDR LDABCD QA QBQCQD

φφ1

φφφφφ0 0 0 0

φφ00

A

BCD

A B C D

↑

101φφφφ

加 法 计 数 1↑01φφφφ

减 法 计 数 1101

φφφφ

保 持

CT74193功能表

第27页，共75页，2023年，2月20日，星期一四位二进制可逆计数器CT74193DA:高位低位CPU，CPD:双时钟输入R:异步清除,高电平有效LD:异步预置,低电平有效QD

QA:高位低位（一）、逻辑符号加到最大值时产生进位信号QCC=0减到最大值时产生借位信号QDD=0返回第28页，共75页，2023年，2月20日，星期一二、同步十进制计数器自阅教材P250～255同步十进制加法计数器74160，功能与74161相同，不同之处是74161是十六进制。同步十进制可逆计数器74190，功能与74191相同，不同之处是74191是十六进制返回第29页，共75页，2023年，2月20日，星期一3、异步计数器二、异步十进制计数器一、异步二进制计数器三、异步二—十进制计数器第30页，共75页，2023年，2月20日，星期一一、异步二进制计数器（1）异步二进制加法计数器的构成方法方法：若使用下降沿动作的T‘触发器，将低位触发器的Q端接至高位触发器的时钟输入端。用上沿触发的T‘触发器，将低位触发器的端接至高位触发器的时钟输入端。第31页，共75页，2023年，2月20日，星期一一、异步二进制计数器（2）异步二进制减法计数器的构成方法方法：若使用下降沿动作的T‘触发器，将低位触发器的端接至高位触发器的时钟输入端。用上沿触发的T‘触发器，将低位触发器的Q端接至高位触发器的时钟输入端。第32页，共75页，2023年，2月20日，星期一异步二进制计数器的构成方法将低位触发器的一个输出端接至高位触发器的时钟输入端。用下降沿动作的T‘触发器时，加法计数器以Q端为输出端；减法计数器以端为输出端。用上沿触发的T‘触发器，加法计数器以端为输出端；减法计数器以Q端为输出端。目前常见的异步二进制加法计数器产品有：4位：74LS293、74LS393、74HC3937位：CC4024 12位：CC4040 14位：CC4060第33页，共75页，2023年，2月20日，星期一二、异步十进制计数器构成思想：如何使4位二进制计数器在计数过程中跳过从1010到1111六个状态。优点：结构简单缺点：工作频率低；电路状态译码时存在竞争—冒险现象。第34页，共75页，2023年，2月20日，星期一应用实例：74LS290第35页，共75页，2023年，2月20日，星期一输入 输出

CPR0（1）R0（2）S9（1）S9（2）QA QBQCQD

Φ

1 1 0 Φ 0 000 1 1Φ0 0 000

ΦΦ

1 1 1 001

↓

Φ 0 Φ0 计数

0

Φ 0Φ

0

Φ

Φ 0

Φ 0 0Φ

异步计数器CT74290第36页，共75页，2023年，2月20日，星期一异步计数器CT74290(1)触发器A：模2CPA入QA出(2)触发器B、C、D：模5异步计数器CPB入QD

QB出CPA、CPB:时钟输入端R01、R02:直接清零端S91、S92:置9端QD

QA:高位低位逻辑符号第37页，共75页，2023年，2月20日，星期一1.直接清零：当R01=R02=1，S91、S92有低电平时，

输出“0000”状态。与CP无关2.置9：当S91=

S92=1时，

输出1001状态3.计数：当R01、R02及S91、S92有低电平时，且当有CP下降沿时，即可以实现计数功能异步计数器CT74290在外部将QA和CPB连接构成8421BCD码计数器

CPA入QD

QA出在外部将QD和CPA连接构成5421BCD码计数器

CPB入QA

QDQCQB出第38页，共75页，2023年，2月20日，星期一4、任意进制计数器的构成方法（4）M<N的情况（5）M＞N的情况假定已有N进制计数器，需要得到M进制计数器（1）同步预置法（2）反馈清零法（3）多次预置法第39页，共75页，2023年，2月20日，星期一（三）CT74161/CT74163功能扩展

——

连接成任意模M的计数器1、同步预置法2、反馈清零法3、多次预置法第40页，共75页，2023年，2月20日，星期一态序表

计数输出NQDQCQBQA0 0110101112100031001410105101161100711018111091111例1:设计M=10计数器1.同步预置法方法一:采用后十种状态0110QCC=101100第41页，共75页，2023年，2月20日，星期一态序表

计数输出NQDQCQBQA0 0000100012001030011401005010160110701118100091001例1:设计M=10计数器方法二:采用前十种状态00001001000001.同步预置法仿真第42页，共75页，2023年，2月20日，星期一例2:同步预置法设计M=24计数器00011000010000000（24）10=（11000）2需两片初态为：00000001终态：00011000第43页，共75页，2023年，2月20日，星期一态序表

NQDQCQBQA0 0000100012001030011401005010160110701118100091001101010111011121100

采用CT741612.反馈清零法例1:分析图示电路的功能0000011第44页，共75页，2023年，2月20日，星期一态序表

NQDQCQBQA0 0000100012001030011401005010160110701118100091001采用CT74161例2:组成模9计数器2.反馈清零法00000第45页，共75页，2023年，2月20日，星期一例2:M=13计数器态序表

NQDQCQBQA0 0000100012001030011401005010160110701118100091001101010111011121100 采用CT74163000002.反馈清零法仿真第46页，共75页，2023年，2月20日，星期一M=10计数器态序表

NQDQCQBQA0 00003.多次预置法例1:分析电路功能20101301104011151000711018111091111

1010061100第47页，共75页，2023年，2月20日，星期一

——

连接成任意模M的计数器1、接成M<16的计数器2、接成M>16的计数器CT74193功能扩展四位二进制可逆计数器CT74193第48页，共75页，2023年，2月20日，星期一态序表

NQDQCQBQA0 0110101112100031001410105101161100711018111091111 例1：用CT74193设计M=9计数器方法一:采用异步预置、加法计数1、接成M<16的计数器QCC=001100110第49页，共75页，2023年，2月20日，星期一方法二:采用异步预置、减法计数态序表N QDQCQBQA

0 10011 10002 01113 01104 01015 01006 00117 00108 00019 0000

QCB=010011001例1：用CT74193设计M=9计数器1、接成M<16的计数器第50页，共75页，2023年，2月20日，星期一例1:用CT74193设计M=147计数器方法一:采用异步清零、加法计数M=(147)10

=(10010011)2需要两片CT741932、接成M>16的计数器1001110000000000第51页，共75页，2023年，2月20日，星期一方法二:采用减法计数

异步预置

利用QCB端M=(147)10

=(10010011)21001110011001001例1:用CT74193设计M=147计数器2、接成M>16的计数器返回第52页，共75页，2023年，2月20日，星期一例1：采用CT74290设计M=6计数器方法一：利用R端M=6态序表

N QAQBQCQD

0 00001 10002 01003 11004 00105 10106 0110

01100000第53页，共75页，2023年，2月20日，星期一例2：采用CT74290设计M=7计数器M=7态序表

N QAQBQCQD

0 00001 10002 01003 11004 00105 10106 01107 1001方法二：利用S端10010110第54页，共75页，2023年，2月20日，星期一例3：用CT74290设计M=10计数器M=10态序表

N QAQDQCQB

0 00001 00012 00103 00114 01005 10006 10017 10108 10119 1100要求：采用5421码计数第55页，共75页，2023年，2月20日，星期一5、移位寄存器型计数器一、环型计数器二、扭环型计数器第56页，共75页，2023年，2月20日，星期一例1：用CT1195构成M=4的环形计数器

态序表

Ｑ０Ｑ１Ｑ２Ｑ３１

０

０

００

１

０

００

０

１

００

０

０

１

注意：1电路除了有效计数循环外，还有五个无效循环2不能自启动3工作时首先在SH/LD加启动信号进行预置环形计数器第57页，共75页，2023年，2月20日，星期一环形计数器设计1、连接方法：——将移位寄存器的最后一级输出Q反馈到第一级的Ｊ、K输入端2、判断触发器个数：——计数器的模为Ｍ＝ｎ(n为移位寄存器的位数)第58页，共75页，2023年，2月20日，星期一注意：1电路除了有效计数循环外，还有一个无效循环2不能自启动3工作时首先在R加启动信号进行清零

态序表

Q0Q1Q2Q300001000110011101111011100110001例1：M=8的扭环形计数器第59页，共75页，2023年，2月20日，星期一扭环形计数器设计1、连接方法：——将移位寄存器的最后一级输出Q经反相器后反馈到第一级的Ｊ、K输入端2、判断触发器个数：——计数器的模为Ｍ＝2n(n为移位寄存器的位数)第60页，共75页，2023年，2月20日，星期一分频器第61页，共75页，2023年，2月20日，星期一例4：用CT74290设计M=88计数器方法三：采用两片CT74290级联01第62页，共75页，2023年，2月20日，星期一§5.3.3序列信号发生器一、计数器型序列码发生器二、反馈型序列码发生器—最长线性序列码发生器按一定规则排列的周期性串行二进制码任意长度的序列码第63页，共75页，2023年，2月20日，星期一一、计数器型序列码发生器（2）按要求设计组合输出电路计数器+组合输出电路1、电路组成2、设计过程（1）根据序列码的长度S设计模S计数器，状态可以自定第64页，共75页，2023年，2月20日，星期一例1：产生110001001110序列码第一步：设计计数器

1.序列长度S=12，设计一个模12计数器2.选用CT741613.采用同步预置法4.设定有效状态为QDQCQBQA=0100～11110010一、计数器型序列码发生器第65页，共75页，2023年，2月20日，星期一第二步：设计组合电路

QDQCQBQAZ

01001010110110001110100001001110100101101100111011111011111 01.