数字逻辑系统2-2

数字逻辑系统2-2第一页，共70页。2.5常用规模组合逻辑电路标准构件

数据选择器(MUX)数据分配器(DMUX)译码器编码器数据比较器加法器奇偶校验器*第二页，共70页。数据选择器（MUX）又称多路开关(Multiplexer)。是一种多路输入、单路输出电路。功能是在多个通道中选择一路数据输出.控制信号输入信号输出信号开关原理第三页，共70页。4输入数据选择器功能表

Mux通道选择由(地址)控制信号决定.输出表达式第四页，共70页。4输入MUX设计实现第五页，共70页。带使能端四选一MUX使能端第六页，共70页。带使能端四选一数据选择器结构图第七页，共70页。数据分配器(DMUX)把一路数据分配到不同的数据通道，完成该功能的电路称为数据分配器(多路分配器)。与数据选择器（MUX）功能相反,DMUX是单路输入、多路输出组合逻辑构件。从哪一路通道输出，取决地址端输入。1：4线数据分配器示意图第八页，共70页。1：4线数据分配器A1A0=00，Y0＝D；Y1＝Y2＝Y3＝0A1A0=01，Y1＝D；Y0＝Y2＝Y3＝0逻辑符号第九页，共70页。数据分配器电路功能输入A1A0=00，数据送到Y0输出；输入A1A0=01，数据送到Y1输出；

输入A1A0=10，数据送到Y2输出；输入A1A0=11，数据送到Y3输出；

第十页，共70页。双1：4线数据分配器(74LS155)

两个1：4数据分配器组成,输出两位(路）数据:两使能端均有效,输出两位(路）数据，如A1A0=00，数据1D和2D送到1f0和2f0；A1A0=01，

1D和2D送到1f1和2f1；两使能端均无效,数据1D和2D被封锁。1D＝2D，1ST＝(2ST)’＝A2,改为1：8分配器第十一页，共70页。双1：4线数据分配器(74LS155)功能表使能端使能端第十二页，共70页。典型应用（分时传输)DMUX和MUX一起实现8路数据（分时）传输，节省传输通道或接口

第十三页，共70页。译码器(Decoder)

译码是将二进制码翻译成电路的某种输出状态。实现特定的信息翻译功能。

变量译码器：也叫n---2n线译码器。将n种输入的组合译成2n个输出。每个输出端对应一个最小项。有2—4线、3—8线、4—16线译码器等.显示译码器：将二进制码输入转换为数码显示器件需要的输出格式，常用显示器件有发光二极管(LED)数码管和液晶显示管(LCD).第十四页，共70页。

变量译码器模型（n---2n线译码器）n个输入，2n个输出。一个输出端呈现有效信号，又称为最小项发生器(多一译码器)

显示译码器模型n个输入，K个输出,0、1个或多个输出端呈有效信号第十五页，共70页。2-4线译码器电路结构高电平有效第十六页，共70页。(带使能端)2-4线译码器E=1译码器工作令E=D,可作数据分配器带使能端的译码器易进行译码器扩展电路结构第十七页，共70页。3-8译码器功能表*工作状态:G1=1，G2=G2A+G2B=0第十八页，共70页。3:8译码器74LS138内部结构

输入端：A,B,C。

控制输入：G1，G2A,G2B

当G1=1，G2A＝G2B=0时，工作状态。输出端：~Y0--~Y7:低电平有效第十九页，共70页。译码器扩展

用使能端,两个2—4译码器可扩展为3—8译码器第二十页，共70页。译码器应用1实现逻辑函数(高电平有效)

或门高电平有效第二十一页，共70页。译码器应用

1实现任意逻辑函数(低电平有效)

与非门低电平有效第二十二页，共70页。译码器应用2数据分时采样第二十三页，共70页。第二十四页，共70页。二-十进制码显示译码器显示器件数字系统中，数据常以十进制形式显示出来，实现该功能的译码器称为显示译码器。显示译码器第二十五页，共70页。LED数码管：用驱动发光二极管，有较高的亮度和多种颜色可供选择.LCD数码管：液晶材料,耗电低，广泛用于计算器等小型设备的数码显示。显示译码器

七段显示器件abcdefg第二十六页，共70页。显示译码器74LS48原理（共阴极）

BCD（二-十进制）译码输入码A3A2A1A0（0000—1001）输出Ya—Yg，发光二极管,显示0－9输出高电平有效（共阴极）控制信号：(RBI)’(=0)熄灭信号Ya--Yg为0LT’(=0)试灯信号：BI’=1时，七段亮

控制第二十七页，共70页。显示译码器逻辑功能表

A3A2A1A0=0000，Yg=0，显示

0A3A2A1A0=0101，Yb，Ye=0，显5

A3A2A1A0=1001，Ye，Yd=0显示9第二十八页，共70页。编码器(Encoder)（1）二进制编码器将2n个输入信号编码成n位二进制代码0…0

---》1…1

对一个数据或信息赋予二进制代码过程称为编码。主要有二进制编码器和BCD编码器。（2）BCD编码器将十个状态编制成BCD码（对应十进制的十个代码）。第二十九页，共70页。8—3线编码器框图八个输入端为I1I8，八种状态，输出为F1、F2、F3，编码为三位二进制数。编码器设计与一般组合逻辑电路设计类似:列状态表，写出\化简逻辑表达式，画逻辑图。二进制编码器第三十页，共70页。8—3编码器多个输入端仅1个有效第三十一页，共70页。限制：输入端只能1个有效。否则输出无效。8—3编码器

8－3编码器结构输出表达式第三十二页，共70页。优先编码器（74LS148）

允许多个输入信号同时有效，但只对优先级最高的输入信号进行编码。74LS148的简易真值表（ST=1，编码器工作）

Ｉ7优先级最高，Ｉ0最低。第三十三页，共70页。优先编码器（74LS148）输出端表达式普通编码器第三十四页，共70页。优先编码器（74LS148）输入端：Ｉ7----Ｉ0共8线(Ｉ7优先级最高，Ｉ0最低)输出端：Y2、Y1、Y0使能输入端~ST：~ST=0，编码器工作选通输入~YS：~YS=0。~Yex=1无扩展输入扩展输出端~Yex:~YS=1

有扩展输入信号第三十五页，共70页。（2）BCD编码器将十个状态编制成BCD码。十个输入四位输出输入：I0I9。输出：F3

F0第三十六页，共70页。BCD编码器状态表

10－4线编码器输入端（I9—I0）：每个输入端接收一个十进制数信号.输出端（DCBA）:二进制编码的十进制数。输入中只允许一个有效信号。例如I9=1时，DBCA=1001=(9)10

第三十七页，共70页。第三十八页，共70页。数据比较器

完成两个二进制数码大小比较的组合逻辑电路，称为数据比较器。

一位数据比较器多位数据比较器[数值比较器]:比较两个二进制数是否相等的电路,称为数值比较电路(器)。

第三十九页，共70页。数据比较器一位数值比较器第四十页，共70页。一位数据比较器第四十一页，共70页。带输入进位的一位数据比较器本位值大(小),输出“大于(小于)”.比较原则：2.

本位相等,按输入进位结果输出.

第四十二页，共70页。带输入进位的一位数据比较器真值表

第四十三页，共70页。多位数据比较器比较原则：高位值大,输出“大于”；高位值小,输出“小于”.2.若高位相等,逐次比较次高位，规则同1.3.所有位数码相同，输出为“相等”。.

第四十四页，共70页。四位比较器真值表

级联输入端，可用来扩展(输入低四位比较结果)第四十五页，共70页。输出端的逻辑表达式

第四十六页，共70页。四位比较器逻辑图级联输入端第四十七页，共70页。四位比较器引脚图Ai=Bi时，比较结果与级联输入有关。仅四位数比较时，级联输入a<b,a>b接地，a=b接高电平。

第四十八页，共70页。例1：两个四位比较器得到8位比较器

扩展的8位比较器第四十九页，共70页。扩展的7位比较器第五十页，共70页。例：用两片74LS85设计三个四位数A、B、C的比较电路器，可对A、B、C进行比较，要求能判断：（1）三个数是否相等。（2）若不相等，A数是最大还是最小。第五十一页，共70页。先A与B比较，后A与C比较。若A=B

A=C，则A=B=C；若A>B

A>C，则A最大；若A<BA<C，则A最小。比较原则：第五十二页，共70页。实现的连接图思考：若C<A<B,将如何输出？第五十三页，共70页。加法器

实现二进制数加法运算的电路称为加法器．按进位信号产生的方法不同，可分为串行加法器和并行加法器。按是否考虑低位信号，分为全加器和半加器。第五十四页，共70页。（加数Ai,被加数Bi,

未考虑低位进位信号Ci-1一位半加器一位加法器第五十五页，共70页。一位全加器Si和Ci的逻辑表达式：Si=Ai⊕Bi⊕Ci-1（奇数个1出1）

Ci=AiBi+AiCi-1+BiCi-1=AiBi+(Ai+Bi)Ci-1=AiBi+(Ai⊕Bi)Ci-1第五十六页，共70页。串行加法器

三个输入（加数Ai,

被加数Bi,

低位进位信号Ci-1）,

两个输出（和数Si，向高位进位信号Ci）。

第五十七页，共70页。串行加法器电路Si和Ci的逻辑表达式：Si=Ai⊕Bi⊕Ci-1

Ci=AiBi+AiCi-1+BiCi-1=AiBi+(Ai⊕Bi)Ci-1=（（AiBi）’（(Ai⊕Bi)Ci-1）’）’逻辑图

串行加法器每位加法运算，须在低一位进位信号送上来之后才能进行.进位信号需逐位传送。第五十八页，共70页。并行加法器（74LS283）

初始输入A=A4A3A2A1；

B=B4B3B2B1；C0；根据串行加法器：输出

S1=A1⊕B1⊕C0；

C1=A1B1+(A1⊕B1)C0

S2=A2⊕B2⊕C1

；

C2=A2B2+(A2⊕B2)C1

S3=A3⊕B3⊕C2

；C3=A3B3+(A3⊕B3)C2

S4=A4⊕B4⊕C3

；

C4=A4B4+(A4⊕B4)C3

令Gi=AiBi；Pi=Ai⊕Bi

得Ci=Gi+PiCi-1

采用递推方法，得

C1=G1+P1C0

C2=G2+P2C1=G2+P2G1+P2P1C0

C3=G3+P3C2=G3+P3G2+P3P2P1G1+P3P2P1C0

C4=G4+P4C3=G4+P4G3+P4P3G2+P4P3P2G1+P4P3P2P1C0（初始输入）

递推式使进位符C0“向上传送”，加法器“并行”执行。

第五十九页，共70页。并行加法器四并行加法器74LS283的逻辑结构

第六十页，共70页。第六十一页，共70页。奇偶校验器数据通讯中，系统内部或外部的不定因素或干扰，传输数据可能出现错误。校验器是自动检验数据信息传送过程中是否出现某种误传的一种逻辑电路。利用奇(偶)校验法进行检错的组合逻辑电路称为奇(偶)校验器。第六十二页，共70页。奇偶校验器工作原理发送信息码经奇偶发生器产生一位监督码（校验位)，使发送数据代码中1的个数补成奇(偶)数，形成传输码。接收端检查收到的传输码中1个数的奇偶性，以判断传输中是否有误，正确则接收，错误则报警。奇偶发生器产生校验位。奇偶校验器检查判断。第六十三页，共70页。例：三位奇偶校验器的监督码和传输码第六十四页，共70页。8位奇偶发生器发送端280芯片

Fod=（I0⊕I1⊕I2⊕I3⊕I4⊕I5⊕I6⊕I7）⊕I8(I8=1)

8位信息码中的1为奇数，监督码Fod＝08位信息码中的1为偶数，监督码Fod＝1