嵌入式系统硬件应用基础

嵌入式系统硬件应用基础第一页，共111页。1324嵌入式系统硬件基础嵌入式系统开发环境嵌入式系统硬件开发流程芯片封装知识简介内容提要第二页，共111页。嵌入式系统硬件部分嵌入式系统软件部分如人的大脑，决定了硬件的操作模式。通过良好的操作系统以及应用程序，把硬件功能发挥到极至。如人的手、脚、神经等部位，决定了嵌入式系统的先天功能。如运算能力和I/O接口等。第三页，共111页。嵌入式系统硬件基础数制及逻辑代数存储系统RISC和CISC冯·诺依曼体系结构和哈佛体系结构流水线总线ARM体系结构第四页，共111页。位及位的表示计算机中所有的信息都被表示为二进制比特串位（binarydigit--bit）:二进制的最小单位，表示数字0或1中的某一个，也是计算机系统中的最小存储单元和处理单元。位在计算机内的表示：正逻辑：高电位表示1，低电位表示0负逻辑：高电位表示0，低电位表示1第五页，共111页。位的运算二进制的0和1可以被看成逻辑中的“真”和“假”，二进制的运算也可以转换为逻辑运算，逻辑运算可以用逻辑电路实现因此，计算机的运算基础就是逻辑代数第六页，共111页。逻辑代数与逻辑电路基础逻辑代数是建立在“真”、“假”两个值的基础上的数学体系，是计算机实现各种运算的基础逻辑电路：也称为数字电路，实现逻辑代数中的运算组合逻辑电路：由与、或、非等门电路组成的逻辑电路时序逻辑电路：由触发器和门电路组成的具有记忆能力的逻辑电路第七页，共111页。逻辑运算“与and”（∧,•）：记为A∧B，同时为真时为真“或or”（∨,+）：记为A∨B，同时为假时为假“非not”（﹁,¯）：记为﹁B“异或xor”（⊕）：A⊕B，同时为真或同时为假时为假，否则为真。“条件”（→）：A→B，读作“如果A，则B”。A为真，B为假时为假，否则为真。“双条件”（↔）：A↔B，读作“A当且仅当B”。A,B真值相同时为真，否则为假。第八页，共111页。逻辑代数用1代表T，用0代表F，”+”表示“或”，“.”或省略表示“与”，用上划线表示“非”。等价律

零律：A0=0A+0=A

幺律：A1=AA+1=1幂等律：AA=AA+A=A

求补律：A=0A+=1交换律：AB=BAA+B=B+A

分配律：A+(BC)=(A+B)(A+C)A(B+C)=(AB)+(AC)

狄-摩根定理:A+B=ABAB=A+B第九页，共111页。逻辑电路基础能实现逻辑运算的电路称为逻辑门电路，简称为“门电路”。常用的门电路有：与门、或门、非门、与非门、或非门、异或门等。“门”的基本含义就是一个电子开关开关接通：满足一定条件时，电路允许信号通过开关断开：条件不满足时，信号不能通过第十页，共111页。基本的门电路:与门或门非门与非门或非门异或门第十一页，共111页。触发器—位存储的实现触发器：半导体存储的基础。能输出0或1，并保持其状态，直到另一个电路脉冲将它改变输入1输入2输出输入1加一个脉冲信号会使输出变1，即使脉冲消失以后，输出仍保持为1。输入2加一个脉冲信号，将使输出为0，并保持0。这样，一个触发器就保存了1位信息第十二页，共111页。寄存器（Register）一个触发器可以保存一位二进制信息n个触发器能够构成一个寄存器用于保存n位二进制信息寄存器是存放信息的常用逻辑器件用来暂时存放数据或指令代码具有数据的接收、保存和传送功能还可以实现数据的移位、串行并行转换等功能寄存器是计算机的主要部件之一第十三页，共111页。集成电路门(gates)→集成电路(integratedcircuit/IC/chips)，根据门数规模将IC划分为：SSI小规模集成电路(SmallScaleIntegratedcircuites)<100门MSI中规模集成电路(MediumScaleIntegratedcircuites)100~3000LSI大规模集成电路(LargeScaleIntegratedcircuites) 3000~10万VLSI超大规模集成电路(VeryLargeScaleIntegratedcircuites)10万~100万ULSI甚大规模集成电路(UltraLargeScaleIntegratedcircuites)>100万第十四页，共111页。数制十进制二进制八进制十六进制基数102816数字符号0-90,10-70–9A,B,C,D,E,F计算机内部采用的是二进制第十五页，共111页。数制间的转换十进制整数转换成非十进制整数

采用“除基取余法”，即将十进制数逐次除以需转换为的数制的基数，直到商为0为止，然后将所得到的余数自下而上排列即可。第十六页，共111页。数制间的转换十进制转换成二进制余数2551227121312602312110(55)10=(110111)2第十七页，共111页。数制间的转换十进制转换成八进制余数85578660(55)10=(67)8第十八页，共111页。数制间的转换十进制转换成十六进制余数1655716330(55)10=(37)16第十九页，共111页。数制间的转换十进制小数转换成非十进制小数

采用“乘基取余法”，即将十进制小数逐次乘以基数，直到小数部分的当前值等于0为止，然后将所得到的整数自上而下排列即可。第二十页，共111页。数制间的转换将十进制小数0.625转换为二进制小数0.625整数×21.2510.25×20.50×21.01(0.625)10=(0.101)2第二十一页，共111页。数制间的转换非十进制转换成十进制

采用“位权法”，即把各非十进制数按权展开，然后求和。如：

把二进制数10101.101转换成十进制数。(10101.101)2=1*24+0*23+1*22+0*21+1*20

+1*2-1+0*2-2+1*2-3第二十二页，共111页。数制间的转换二进制转换成八进制：按三位一组二进制转换十六进制：按四位一组0x1011100111000100=0xB9C41011->B1001->91100->C0100->4第二十三页，共111页。整型数的表示—码制将符号位数字化。0表示正数，1表示负数。数字的四种编码方式为：

原码

反码

补码余码（移码）第二十四页，共111页。原码用符号位和数值表示带符号数。正数的符号位为0，负数的符号位为1。数值部分用二进制表示。如用一个字节表示数值：[62]原=00111110

[-62]原=10111110第二十五页，共111页。反码正数的反码与原码相同，负数的反码为该数的绝对值的原码取反。如：[62]反=00111110

[-62]反=11000001第二十六页，共111页。补码正数的补码与原码相同，负数的补码为该数的反码加1。如：[62]补=00111110

[-62]补=11000010大多数计算机系统都用补码表示整数，在整数运算时必须注意第二十七页，共111页。余码（移码）将最高位为1，其余为0的值定义为0，它前面的数依次-1，-2，-3…，后面的数为1，2，3。二进制表示的值1113110210111000011-1010-2001-3000-4第二十八页，共111页。实型数的表示定点表示：小数点的位置固定不变浮点表示：小数点位置不固定。一个浮点数分成尾数和阶码两部分。阶码表示小数点在该数中的位数，尾数表示数的有效数值。如十进制数N=246.135，其浮点表示可为：N=246135*10-3=2461350*10-4=0.246135*103=0.0246135*104第二十九页，共111页。浮点数的存储阶码一般采用补码形式的二进制表示。尾数通常采用原码或余码形式的二进制表示。当字长一定时，分配给阶码的位数越多，表示数的范围越大，但分配给尾数的位数将减少，从而降低数的精度。符号位阶码尾数第三十页，共111页。浮点数的存储如用一个字节表示浮点数：1位符号位，3位阶码，4位尾数。表示二进制数10.11为：01101011符号阶码，用余码表示右移2位尾数第三十一页，共111页。截断误差由于尾数部分位数不够，使数值部分丢失，有时一个十进制转化成二进制数时小数点后会无限循环，因此尾数无法精确表示，这称为截断误差实型数在计算机中不能精确表示，只是一个近似值。因此，最好不要判两个实型数相等第三十二页，共111页。存储系统第三十三页，共111页。存储器的分类计算机的主存储器分类主存的地位：在现代计算机中，主存储器处于全机的中心地位。

主存的分类：要求为随机存取、快速随机读写存储器（RAM）只读存储器（ROM）掩膜式只读存储器（MROM）可编程只读存储器(PROM)可擦除可编程序的只读存储器(EPROM)电可擦除的可编程序的只读存储器(E2PROM)闪存(Flashmemory)：介于EPROM和E2PROM之间的永久性存储器第三十四页，共111页。主存储器的性能指标1、存储容量：指存储器可容纳的二进制信息量，描述存储容量的单位是字节或位。量化单位：1K＝2101M＝2201G＝2301T＝240存储器芯片的存储容量＝存储单元个数×每存储单元的位数兆千兆太第三十五页，共111页。主存储器的性能指标2、存储速度：由以下3个方法来衡量。存取时间（MemoryAccessTime）：指启动一次存储器操作到完成该操作所需的全部时间。存取时间愈短，其性能愈好。通常存取时间用纳秒（ns＝10－9s）为单位。存储周期（MemoryCycleTime）：指存储器进行连续两次独立的存储器操作所需的最小间隔时间。通常存取周期TC大于存取时间tA

，即TC≥tA。存储器带宽：是单位时间里存储器所能存取的最大信息量，存储器带宽的计量单位通常是位/秒（bps）或字节/秒，它是衡量数据传输速率的重要技术指标。第三十六页，共111页。主存储器的性能指标3、存储器的价格：用每位的价格来衡量。设存储器容量为S，总价格为C，则位价为C/S(分/位)。它不仅包含了存储元件的价格，还包括为该存储器操作服务的外围电路的价格。4、可靠性：指存储器正常工作（正确存取）的性能。5、功耗：存储器工作的耗电量。存储容量、速度和价格的关系：速度快的存储器往往价格较高，容量也较小。容量、速度和价格三个指标是相互制约的。第三十七页，共111页。存储器的层次结构访问速度越来越快存储容量越来越大，每位的价格越来越便宜第三十八页，共111页。SRAM存储位元“1”状态：T1截止，T2导通“0”状态：T2截止，T1导通六管MOS静态存储器结构第三十九页，共111页。SRAM存储器的特点使用双稳态触发器表示0和1代码。电源不掉电的情况下，信息稳定保持（静态）。存取速度快，集成度低（容量小），价格高。常用作高速缓冲存储器Cache。第四十页，共111页。DRAM存储位元“1”状态：电容C上有电荷“0”状态：电容C上无电荷再生：读出后信息可能被破坏，需要重写。刷新：经过一段时间后，信息可能丢失，需要重写。单管MOS动态存储器结构第四十一页，共111页。DRAM存储器的特点使用半导体器件中分布电容上有无电荷来表示0和1代码。电源不掉电的情况下，信息也会丢失，因此需要不断刷新。存取速度慢，集成度高（容量大），价格低。常用作内存条。第四十二页，共111页。SRAM和DRAM的对比比较内容SRAMDRAM存储信息0和1的方式双稳态触发器极间电容上的电荷电源不掉电时信息稳定信息会丢失刷新不需要需要集成度低高容量小大价格高低速度快慢适用场合Cache主存第四十三页，共111页。高性能的主存储器EDRAM，即增强型DRAMCDRAM，带Cache的DRAMEDORAM(ExtendedDataOutRAM)。也称“扩展数据输出RAM”SDRAM(SynchronousDynamicRAM)，也称“同步DRAM”。RDRAM(RambusDRAM）DDRSDRAM（双倍速率SDRAM），简称DDRDDR2(第二代，更低电压，更高效能)DDR3(第三代，更低电压，更高效能)第四十四页，共111页。几种非易失性存储器的比较存储器类别擦除方式能否单字节修改写机制MROM只读不允许否掩膜位写PROM写一次读多次不允许否电信号EPROM写多次读多次紫外线擦除，脱机改写否电信号E2PROM写多次读多次电擦除，在线改写能电信号FlashMemory写多次读多次电擦除，在线改写否电信号第四十五页，共111页。熔丝式ROM(PROM)第四十六页，共111页。可擦写ROM——EPROM第四十七页，共111页。MOS晶体管与EPROM单元的两种工作状态第四十八页，共111页。电可擦写ROM——EEPROM及Flash存储器第四十九页，共111页。Flash存储器1transisterpercellNORtypeWordreadWordprogram（10us）Blockerase（0.5s）NANDtypePageread（10us）Pageprogram（200us）Blockerase（2ms）第五十页，共111页。NOR技术NOR技术闪速存储器是最早出现的FlashMemory，目前仍是多数供应商支持的技术架构，它源于传统的EPROM器件。与其它FlashMemory技术相比，具有可靠性高、随机读取速度快的优势。在擦除和编程操作较少而直接执行代码的场合，尤其是代码（指令）存储的应用中广泛使用。由于NOR技术FlashMemory的擦除和编程速度较慢，而块尺寸又较大，因此擦除和编程操作所花费的时间很长，在纯数据存储和文件存储的应用中，NOR技术显得力不从心。第五十一页，共111页。NAND技术NAND技术FlashMemory具有以下特点：以页为单位进行读和编程操作，1页为256或512字节；以块为单位进行擦除操作，1块为4K、8K或16K字节。具有快编程和快擦除的功能，其块擦除时间是2ms；而NOR技术的块擦除时间达到几百ms。数据、地址采用同一总线，实现串行读取。随机读取速度慢且不能按字节随机编程。芯片尺寸小，引脚少，是位成本(bitcost)最低的固态存储器，突破了每兆字节1元的价格限制。芯片包含有失效块，其数目最大可达到3~35块（取决于存储器密度）。失效块不会影响有效块的性能，但设计者需要将失效块在地址映射表中屏蔽起来。基于NAND的存储器可以取代硬盘或其它块设备。第五十二页，共111页。存储器容量扩展的三种方法3、字位扩展2、字扩展1、位扩展从字长和字数方向扩展从字长方向扩展从字数方向扩展第五十三页，共111页。边界对准问题为了便于硬件实现，通常要求多字节的数据在存储器的存放方式能满足“边界对准”的要求。字（地址0）0

4

8字（地址4）字节（地址11）字节（地址10）字节（地址9）字节（地址8）字节（地址15）字节（地址14）字节（地址13）字节（地址12）12

16

20

24

28

32

36半字（地址18）半字（地址16）半字（地址22）半字（地址20）双字（地址24）双字双字（地址32）双字地址（十进制）存储器在对准边界的32位字长的计算机中，半字地址是2的整数倍，字地址是4的整数倍，双字地址是8的整数倍。当所存数据不能满足此要求时，可填充一个至多个空白字节。第五十四页，共111页。边界对准问题在数据不对准边界的计算机中，数据(例如一个字)可能在两个存储单元中，此时需要访问两次存储器，并对高低字节的位置进行调整后，才能取得一字。字（地址2）半字（地址0）048字节（地址7）字节（地址6）字（地址4）半字（地址10）半字（地址8）存储器地址（十进制）第五十五页，共111页。高速缓存（CACHE）1、为什么采用高速缓存微处理器的时钟频率比内存速度提高快得多，高速缓存可以提高内存的平均性能。2、高速缓存的工作原理

高速缓存是一种小型、快速的存储器，它保存部分主存内容的拷贝。第五十六页，共111页。数据在内存中的存放格式计算机中基本数据有逻辑数、定点数、无符号数、浮点数、字符数及数组等。目前微机所用的数据(字)长度一般为32位，4个字节。内存地址按字节编址。计算机指令系统可支持对字节、半字、字、双字的运算，有的还支持位操作。为便于硬件的实现，一般要求多字节数据采用对准数据边界的方式储存。不合要求则填充空白字节（无操作）代替。第五十七页，共111页。4字节32位存储器字地址0字地址4半字地址8半字地址10半字地址12字节地址15半字地址22字节地址14字节地址19字节地址18字节地址16字节地址17字节地址20字节地址21地址048121620在数据对准边界存储的计算机中，对于以二进制表示的存储地址来说，半字地址的最低位、字地址的最低两位和双字地址的最低三位恒为零。这种方式的整个字的存储时间要短，需要1个存储周期。第五十八页，共111页。32位、4个字节地址048字节半字的一半一字的3/4半字有的计算机不要求对准边界存储数据，如下图所示，但这种方式增加硬件的复杂程度，并且有可能导致访问次数增加。例如存储一个字，则需要2个存储周期。半字另一半一字的1/4半字第五十九页，共111页。CISC：复杂指令集（ComplexInstructionSetComputer）具有大量的指令和寻址方式，指令长度可变8/2原则：80%的程序只使用20%的指令大多数程序只使用少量的指令就能够运行。RISC：精简指令集（ReducedInstructionSetComputer)只包含最有用的指令，指令长度固定确保数据通道快速执行每一条指令使CPU硬件结构设计变得更为简单第六十页，共111页。CISC与RISC的数据通道IFIDREGALUMEM开始退出IFIDALUMEMREG微操作通道开始退出单通数据通道RISC：Load/Store结构CISC：寻址方式复杂第六十一页，共111页。CISC与RISC的对比类别CISCRISC指令系统指令数量很多较少，通常少于100执行时间有些指令执行时间很长，如整块的存储器内容拷贝；或将多个寄存器的内容拷贝到存贮器没有较长执行时间的指令编码长度编码长度可变，1-15字节编码长度固定，通常为4个字节寻址方式寻址方式多样简单寻址操作可以对存储器和寄存器进行算术和逻辑操作只能对寄存器对行算术和逻辑操作，Load/Store体系结构编译难以用优化编译器生成高效的目标代码程序采用优化编译技术，生成高效的目标代码程序第六十二页，共111页。存储器输出输入运算器控制器数据线路控制信号第六十三页，共111页。一般认为冯.诺依曼机具有如下基本特点:计算机由运算器、控制器、存储器、输入设备和输出设备五部分组成。采用存储程序的方式，程序和数据放在同一存储器中，由指令组成的程序可以修改。数据以二进制码表示。指令由操作码和地址码组成。指令在存储器中按执行顺序存放，由指令计数器指明要执行的指令所在的单元地址，一般按顺序替增。机器以运算器为中心，数据传送都经过运算器。第六十四页，共111页。指令寄存器控制器数据通道输入输出中央处理器存储器程序指令0指令1指令2指令3指令4数据数据0数据1数据2第六十五页，共111页。哈佛体系结构哈佛结构是不同于冯·诺依曼结构的一种并行体系结构，其主要特点是程序和数据存储在不同的存储空间中，即程序存储器和数据存储器是两个相互独立的存储器，每个存储器独立编制、独立访问。与之相对应的是系统中设置的两条总线（程序总线和数据总线），从而使数据的吞吐率提高了一倍。第六十六页，共111页。指令寄存器控制器数据通道输入输出CPU程序存储器指令0指令1指令2数据存储器数据0数据1数据2地址指令地址数据第六十七页，共111页。流水线技术流水线(Pipeline)技术：几个指令可以并行执行

提高了CPU的运行效率

内部信息流要求通畅流动译码取指执行add译码取指执行sub译码取指执行cmp时间AddSubCmp第六十八页，共111页。指令流水线—以ARM为例为增加处理器指令流的速度，ARM7系列使用3级流水线.允许多个操作同时处理，比逐条指令执行要快PC指向正被取指的指令，而非正在执行的指令FetchDecodeExecute从存储器中读取指令解码指令寄存器读（从寄存器Bank）移位及ALU操作寄存器写（到寄存器Bank）PC PCPC-4 PC-2PC-8 PC-4ARM Thumb第六十九页，共111页。

最佳流水线该例中用6个时钟周期执行了6条指令所有的操作都在寄存器中（单周期执行）指令周期数(CPI)=1

操作周期 1 2 3 4 56ADDSUBMOVANDORREORCMPRSBFetchDecodeExecuteFetchDecodeExecuteFetchDecodeExecuteFetchDecodeExecuteFetchDecodeExecuteDecodeExecuteFetchDecodeFetchFetch第七十页，共111页。LDR流水线举例该例中，用6周期执行了4条指令指令周期数(CPI)=1.5周期

操作 1 2 3 4 5 6ADDSUBLDRMOVANDORRFetchDecodeExecuteFetchDecodeExecuteFetchDecodeExecuteDataWritebackFetchDecodeExecuteFetchDecodeFetch第七十一页，共111页。分支流水线举例流水线被阻断注意:内核运行在ARM状态周期

12345

0x8000BL0x8004X0x8008XX0x8FECADD0x8FF0SUB0x8FF4MOV地址

操作FetchDecodeExecuteFetchDecodeExecuteFetchDecodeFetchFetchDecodeExecuteLinkretAdjustFetchDecodeFetch第七十二页，共111页。中断流水线举例周期

12345678IRQ

IRQ中断的反应时间最小=7机器周期地址

操作FDELinkretAdjustFFDecodeIRQLinkretExecuteIRQAdjustFDEFDFFDEFDFF0x8000ADD0x8008MOV0x0018B(to0xAF00)0x8004SUB0x001CXX0x0020XXX0xAF00STMFD0xAF04MOV0xAF08LDR0x800CXD第七十三页，共111页。ARM9TDMI流水线的变化InstructionFetch

Shift+ALUMemoryAccessRegWriteRegReadRegDecodeFETCHDECODEEXECUTEMEMORYWRITEARM9TDMIARMorThumb

InstDecodeRegSelectRegReadShiftALURegWriteThumb®ARM

decompressARMdecodeInstructionFetchFETCHDECODEEXECUTEARM7TDMI第七十四页，共111页。周期操作ADD R1,R1,R2SUB R3,R4,R1ORR R8,R3,R4AND R6,R3,R1EOR R3,R1,R212345678LDR R4,[R7]9FDEFDEWFDEWFDEWFDWEFDEWF–取指（Fetch）D

–解码（Decode） E–执行（Execute）I–互锁（Interlock）M–存储器（Memory）W–写回（Writeback）ILDR互锁本例中，用了7个机器周期执行6条指令，CPI=1.2机器周期。LDR指令之后立即跟一条数据操作指令，由于使用了相同的寄存器，将会导致互锁。WIM第七十五页，共111页。周期操作ADD R1,R1,R2SUB R3,R4,R1ORR R8,R3,R4AND R6,R3,R1EOR R3,R1,R2LDR R4,[R7]最佳流水线本例中，用了6个机器周期执行6条指令，CPI=1机器周期。LDR指令没有引起流水线互锁123456789FDEWFDEWFEWFDEWFDWEFDEWF–取指（Fetch）D

–解码（Decode） E–执行（Execute）I–互锁（Interlock）M–存储器（Memory）W–写回（Writeback）MD第七十六页，共111页。LDM互锁(1)本例中，用了8个机器周期执行5条指令，CPI=1.6在LDM期间，有并行的存储器访问和回写周期周期操作LDMIA R13!,{R0-R3}SUB R9,R7,R8ORR R8,R4,R3AND R6,R3,R112345678STR R4,[R9]9F–取指（Fetch）D

–解码（Decode） E–执行（Execute）MW-存储器和回写同时执行I–互锁（Interlock）M–存储器（Memory）W–写回（Writeback）FDEWFDEWDEFDEWFMDWEIIIIIIMFMWMWMW第七十七页，共111页。LDM互锁(2)本例中，用了9个机器周期执行5条指令，CPI=1.8此处SUB使用了R3，增加了一个额外的互锁周期来完成该寄存器数据的获取这种情况对任何LDM指令，像带IA,DB,FD,等，都会发生。周期操作LDMIA R13!,{R0-R3}SUB R9,R7,R3ORR R8,R4,R3AND R6,R3,R112345678STR R4,[R9]9F–取指（Fetch）D

–解码（Decode） E–执行（Execute）I–互锁（Interlock）M–存储器（Memory）W–写回（Writeback）FDEWFDEWDEFDEWFMDWEMWMWMWIIIIIIMIIF第七十八页，共111页。ARM9TDMI系统举例ARM9TDMI数据存储器指令存储器CTRLDA[..]DD[..]CTRLIA[..]ID[..]GLUEGLUE注意:数据接口必须能够读取指令存储器中的数据。为调试方便，建议数据接口能够读写指令存储器。第七十九页，共111页。带Cache的ARM9TDMIARM9TDMIDCacheICacheMMUGLUE外部存储器ARM920T2x16KcachesMMU支持虚拟地址和内存保护写缓冲ARM940T2x4KcachesMPU写缓冲ARM9xxT第八十页，共111页。ARM10E系列概述ARM1020Ev5TE架构CPI1.36级流水线静态分支预测32kB指令cache和32kB数据cache支持“Hitundermiss”

非阻塞的执行单元每周期64位的LDM/STM操作EmbeddedICE逻辑-RT-II支持新的VFPv1结构ARM1022E同上，除了cache大小为16kB对SUDL(singleuserdesignlicense)有效第八十一页，共111页。ARM10整数单元数据通道寄存器BankPSR乘法器移位器ALUBAImmBA结果CLZ写端口PC数据装载第八十二页，共111页。周期OperationLDR ABCADD AB1234567MUL AF-FetchI-IssueD

-DecodeE-ExecuteM–MemoryWb-WritebackWl-Writetoregisterusingloadport

顺序代码的执行

开始于64位的对齐地址Address0x073340x0732C0x07330SUB BC0x07328ADD AC0x07324ADD B0x07320FetchtoBuffer89MWlDWbDDWbDWbFDWbDEEEEEEFFFFFIIIIII第八十三页，共111页。超标量(Superscalar)执行：超标量CPU采用多条流水线结构执行1取指指令译码2译码1执行2执行1取指译码2译码1执行2流水线1流水线2数据回写第八十四页，共111页。能指标周期

--在电子技术中，脉冲信号是一个按一定电压幅度，一定时间间隔连续发出的脉冲信号。脉冲信号之间的时间间隔称为周期；而将在单位时间（如1秒）内所产生的脉冲个数称为频率。时钟周期(振荡周期)--定义为时钟脉冲的倒数，是计算机中最基本的、最小的时间单位。机器周期(CPU周期)--在计算机中，为了便于管理，常把一条指令的执行过程划分为若干个阶段，每一阶段完成一项工作。例如，取指令、存储器读、存储器写等，这每一项工作称为一个基本操作。完成一个基本操作所需要的时间称为机器周期。指令周期

--指执行一条指令所需要的时间，一般由若干个机器周期组成。通常含一个机器周期的指令称为单周期指令。总线周期

--指的使通过总线完成一次内存读写操作或完成一次输入输出设备的读写操作所必须的时间。第八十五页，共111页。嵌入式处理器体系结构按体系结构的不同可分为五大类ARMMIPS:无内部互锁流水级的处理器，应用领域覆盖游戏机、路由器、激光打印机、掌上电脑等POWERPC：伸缩性好、方便灵活，从高端的工作站、服务器到桌面计算机系统，从消费类电子到大型通信设备X86SH系列第八十六页，共111页。第八十七页，共111页。ARM简介ARM公司简介ARM是AdvancedRISCMachines的缩写，它是一家微处理器行业的知名企业，该企业设计了大量高性能、廉价、耗能低的RISC（精简指令集）处理器。

公司的特点是只设计芯片，而不生产。它将技术授权给世界上许多著名的半导体、软件和OEM厂商，并提供服务。第八十八页，共111页。ARM简介ARM公司简介将技术授权给其它芯片厂商形成各具特色的ARM芯片...ARM芯片售出超过150亿颗。现在每天以超过1000万的量出货。第八十九页，共111页。第九十页，共111页。ARM简介ARM特点ARM处理器为RISC芯片，其简单的结构使ARM内核非常小，这使得器件的功耗也非常低。它具有经典RISC的特点：大的、统一的寄存器文件；装载/保存结构，数据处理操作只针对寄存器的内容，而不直接对存储器进行操作；简单的寻址模式;统一和固定长度的指令域，简化了指令的译码，便于指令流水线设计。第九十一页，共111页。ARM简介ARM特点每条数据处理指令都对算术逻辑单元和移位器控制，实现了ALU和移位器的最大利用；地址自动增加和减少寻址模式，优化程序循环；多寄存器装载和存储指令实现最大数据吞吐量;所有指令的条件执行实现最快速的代码执行。第九十二页，共111页。ARM处理器商业模式体系结构（表示法：ARMv4,ARMv5,ARMv6）定义一个ARM处理器必须的操作，包括：程序员编程模型指令集系统配置异常处理存储模型处理器（表示法：ARM1176JZF-S,Cortex-M3,ARM926EJS）按照某个版本体系结构所定义的内容具体实现的一款处理器设备（如：S3C6410,AT91SAM9260）以某个处理器为核心，加上外围组件的具体的SOC芯片第九十三页，共111页。ARM体系结构第九十四页，共111页。ARM体系结构第九十五页，共111页。基于指令集体系结构的分类版本ARM架构处理器定义了7种不同的版本：V1版架构:基本的数据处理指令（无乘法）；字节、半字和字的Load/Store指令；转移指令，包括子程序调用及链接指令；软件中断指令；寻址空间64MB（226）。V2版架构:

在V1版上进行了扩充，例如ARM2和ARM3架构，并增加了以下功能：乘法和乘加指令；支持协处理器操作指令；快速中断模式；SWP/SWPB的基本存储器与寄存器交换指令；寻址空间64MB。第九十六页，共111页。基于指令集体系结构的分类版本V3版架构:V3架构对ARM体系结构作了较大的改动，把寻址空间增至32位，增加了当前程序状态寄存器CPSR和存储程序状态寄存器SPSR，以便增强对异常情况的处理。增加了中止和未定义二种处理模式。ARM6就是采用该版架构。V4版架构:

它在V3版架构上作了进一步扩充，使ARM使用更加灵活。ARM7、ARM8、ARM9都采用该版结构。增加功能有符号化和半符号化半字及符号化字节的存取指令；增加了16位的Thumb指令集；完善了软件中断SWI指令的功能；处理器系统模式引进特权方式时使用用户寄存器操作；把一些未使用的指令空间扑获为未定义指令。第九十七页，共111页。基于指令集体系结构的分类版本V5版架构：ARM10和XScale都采用该版架构。新增指令有：带有连接和交换的转移BLX指令；计数前导零CLZ指令；BBK中断指令；增建了数字信号处理指令；为协处理器增加了更多可选择的指令。V6版架构：是在低功耗的同时，还强化了图形处理性能，追加有效进行多媒体处理的SIMD功能。于2002年推出，ARM11采用该架构，具体新增加了以下功能：THUMBTM-35%代码压缩；DSP扩充-高性能定点DSP功能；JazelleTM-Java性能优化，可提高8倍；Media扩充-音/视频性能优化，可提高4倍。另外还支持多微处理器内核。第九十八页，共111页。基于指令集体系结构的分类版本V7版架构：ARMv7架构是在ARMv6架构的基础上诞生的。该架构采用了Thumb-2技术，ARMv7架构还采用了NEON技术，将DSP和媒体处理能力提高了近4倍，并支持改良的浮点运算，满足下一代3D图形、游戏物理应用以及传统嵌入式控制应用的需求。此外，ARMv7还支持改良的运行环境，以迎合不断增加的JIT(JustInTime)和DAC(DynamicAdaptiveCompilation)技术的使用。在命名方式上，基于ARMv7架构的ARM处理器已经不再延用过去的数字命名方式，而是冠以Cortex的代号。基于v7A的称为"Cortex-A系列"，基于v7R的称为"Cortex-R系列"，基于v7M的称为"Cortex-M"第九十九页，共111页。ARM处理器系列第一百页，共111页。项目ARM7ARM9ARM10ARM11流水线3568典型频率(MHz)80150260335功耗(mW/MHz)0.060.19(+cache)0.5(+cache)0.4(+cache)性能MIPS/MHz0.971.11.31.2架构冯.诺伊曼哈佛哈佛哈佛ARM简介第一百零一页，共111页。ARM简介ARM处理器命名规则x: 7,9,10,11y: 2带有MMU 4带有MPU 6无MMU和MPUz: 0

标准cache 2减小的cache 6可变的cache第一百零二页，共111页。ARM系列微处理器核特点ARM71994年出售出超过100亿ARM7TDMI：整数处理ARM7TDMI-S:处理器的可综合版本；ARM720T：带MMU的处理器核心，支持操作系统；ARM7EJ-S：带有DSP和JazelleTM技术，能够实现Java加速功能冯.诺伊曼体系结构；ARMTDMI是目前应用最广的微处理器核ARM720T带有MMU和8KB的指令数据混合cache；ARM7EJ-执行ARMv5TEJ指令，5级流水线，提供Java加速指令，没有存储器保护。ARM9售出超过50亿颗ARM920T：带有独立的16KB数据和指令Cache；ARM922T：带有独立的8位KB数据和指令Cache；ARM940T–包括更小数据和指令Cache和一个MPU基于ARM9TDMI，带16位的Thumb指令集，增强代码密度最多到35%；在0.13µm工艺下最高性能可达到300MIPS（Dhrysto