第6章触发器和定时器tang

6.2同步RS触发器6.4555定时器6.3边沿触发器6.1基本RS触发器第6章触发器和定时器

以触发方式为主线介绍触发器的工作原理、功能和特性，最后，介绍定时器。

教学要求掌握：RS、JK、D、T、T’触发器的逻辑功能；边沿触发器的触发特点。

理解：正确理解触发器的现态和新状态了解：主从触发器的触发特点；基本RS、同步RS触发器的工作原理。触发器逻辑功能的转换。

触发器是数字电路中一种基本的单元电路，它具有两个稳定状态，能够存储一位二进制信息，用于记忆时序数字电路的状态。II.电路结构不同逻辑功能不同1).RS触发器1).基本触发器2).同步触发器3).边沿触发器2).JK触发器4).D触发器3).D触发器5).T’触发器

数字电路需要规则的脉冲信号:一致的逻辑电平和陡峭的边沿。定时器可以将不规则的信号整形为规则的脉冲信号，还可以产生规则的脉冲信号。此外，定时器电路包含有触发器。

6.1基本RS触发器6.1.1与非门基本RS触发器6.1.2或非门基本RS触发器6.1.1与非门基本RS触发器

电路组成和工作原理触发器有两个输出端：，正常时它们是互补的。当称触发器为“1”态；当称触发器为“0”态。输入信号引起触发器状态改变叫触发；触发前触发器所处的状态称为现态(或原状态)，记为Qn；触发后触发器所处的状态称为次态（或新状态），记为Qn+1

。Qn+1Qntn低电平有效置位输入端复位输入端在触发时刻（tn）前瞬，电路处于稳定状态（现态）。

在触发时刻（tn）后，最多经过2个与非门的传输延时，触发器达到新的稳定状态（次态）。次态由输入信号R、S和现态共同确定。与非门基本RS触发器的状态表RS功能说明1100保持1111保持1001置11011置10100置00110置0000×禁止001×禁止1）保持功能：R=1，S=12）置1功能：R=1，S=03）置0功能：R=0，S=14）禁止输入：R=0，S=0恢复R=S=1，触发器存储1。

恢复R=S=1，触发器存储0。

约束条件！输入信号低电平有效！2.特性方程触发器的特性方程:

触发器次态Qn+1与输入、现态Qn之间的逻辑关系式。RS功能说明000×禁止001×禁止0100置00110置01001置11011置11100保持1111保持次态Qn+1的卡诺图触发特点:

输入信号R和S直接改变触发器的状态，称为直接触发。输入信号的任何一次改变，都可能引起触发器状态变化。3.触发特点和工作波形图

在忽略门电路的传输延时的情况下，绘制触发器工作波形的步骤是：

1)根据输入信号确定触发时刻tn（任何输入信号的变化沿都是可能的触发时刻）；

2)将时间区间[tn,tn+1）的输入信号值和前一时间区间（tn-1,tn）触发器的现态代入触发器功能方程计算，或状态表，得到时间区间（tn,tn+1）上的次态，画出波形图。工作波形图(时序图）可直观反映触发器的触发特点。工作波形图或时序图保持置0保持RSQQ置1禁止保持置0RS000×001×010001101001101111001111直接触发抗干扰能力差!例如,R的负窄脉冲。

输入信号的任何一次改变，都可能引起触发器状态变化！6.1.2或非门基本RS触发器高电平有效复位输入端置位输入端在触发时刻（tn）前瞬，电路处于稳定状态（现态）。

在触发时刻（tn）后，最多经过2个或非门的传输延时，触发器达到新的稳定状态（次态）。或非门基本RS触发器的状态表RS功能说明0000保持0011保持0101置10111置11000置01010置0110×禁止111×禁止1）保持功能：R=0，S=02）置1功能：R=0，S=13）置0功能：R=1，S=04）禁止输入：R=1，S=1恢复R=S=0，触发器存储1。

恢复R=S=0，触发器存储0。

约束条件！输入信号高电平有效！2.特性方程

触发器次态Qn+1与输入、现态Qn之间的逻辑关系式。次态Qn+1的卡诺图或门基本RS触发器的状态表RS功能说明0000保持0011保持0101置10111置11000置01010置0110×禁止111×禁止触发特点:

输入信号R和S直接改变触发器的状态，称为直接触发。输入信号的任何一次改变，都可能引起触发器状态变化。3.触发特点和工作波形图RSQQ置0置1保持禁止置0保持直接触发抗干扰能力差!如R的窄脉冲。基本RS触发器的特点（1）触发器的次态不仅与输入信号状态有关，而且与触发器的现态有关。（2）电路具有两个稳定状态，在无外来触发信号作用时，电路将保持原状态不变。（3）在外加触发信号有效时，电路可以触发翻转，实现置0或置1。（4）在稳定状态下两个输出端的状态和必须是互补关系，即有约束条件。在数字电路中，凡根据输入信号R、S情况的不同，具有置0、置1和保持功能的电路，都称为RS触发器。集成基本RS触发器1S3S

边沿触发：同步信号的边缘（上升沿、下降沿）实现同步触发

电平触发：电平（高、低电平）实现同步触发；习惯上称为同步触发（狭义）。同步信号称为时钟脉冲CP（ClockPulse），一般为周期性矩形脉冲。6.2同步RS触发器对于多位二进制信息，需要多个触发器同时存储其每一位。方法是：引入同步信号使触发器同步存入数据。

触发器的状态改变时间受同步信号控制的触发方式统称为同步触发（广义）。CP＝1时，时钟信号CP仅控制触发器状态改变的时间区间（CP=1）。触发器的次态值由输入信号R、S和现态确定。R、S作用的效果受同步信号的控制，故称为同步输入信号。电路组成和工作原理CP＝0时，控制信号受控信号特性方程同步RS触发器的状态表CPRS功能CP=1CP＝00××00保持0××11保持10000保持10011保持10101置110111置111000置011010置01110×禁止1111×禁止是RS触发器的特性。主要特点2）触发特点和波形图（1）时钟控制。在CP＝1期间接收输入信号，CP＝0时状态保持不变。这是与基本RS触发器的显著不同。（2）R、S之间有约束。不能允许出现R和S同时为1的情况，否则会使触发器处于不确定的状态。RSQCPQ保持保持置1置0置0禁止可屏蔽CP=0期间的干扰脉冲!不能屏蔽CP=1期间的干扰脉冲!例6.1试分析下图所示的4位二进制数码寄存器的工作原理。

解：数码从数据端D3D2D1D0输入，从触发器的Q3Q2Q1Q0输出，LD（Laod）是寄存器装载控制信号，即同步信号。当LD=0时，4个同步RS触发器的Q不变，存储已装入的数据。

当LD=1时，输入数据装载入同步RS触发器。同步触发器的另一个缺点是直通现象。当CP=1时，3个触发器的输出完全相同；当CP=0时，3个触发器存储相同的值。为了消除直通现象，级联触发器必须是边沿触发器。例如，边沿触发器:

利用同步信号的边沿（上升沿或下降沿）实现同步的触发器。6.3边沿触发器

实现边沿触发的方式有主从型、传输延时型和维持阻塞型。

各种触发方式都可以实现不同功能的触发器，即: RS触发器，JK触发器，D触发器，T触发器，T’触发器

本节介绍主从型RS触发器、传输延时型JK触发器和维持阻塞型D触发器。6.3.1主从型RS触发器6.3.2传输延时型JK触发器6.3.3维持阻塞型D触发器

当CP=1时，反相器使从（S,slave）触发器状态保持不变；主（M,master）触发器接收输入信号R、S。

电路组成和工作原理从触发器主触发器CP反相

当CP=0时，主触发器保持在CP=1期间内接收的信息；同时，从触发器在CP由1变0后的短暂时间内接收主触发器的状态（CP的下降沿↓）；而在CP=0的后期不再变化（因主触发器不变）。

6.3.1主从型RS触发器特性方程同步RS触发器的状态表CPRS功能CP=↓CP无↓无↓××00保持无↓××11保持↓0000保持↓0011保持↓0101置1↓0111置1↓1000置0↓1010置0↓110×禁止↓111×禁止是RS触发器的特性。2）电路特点和波形图

采用主从控制结构，从根本上解决了输入信号直接控制的问题。但仍然存在着约束问题，即在CP＝1期间，输入信号R和S不能同时为1。

CP=1期间接收输入信号；CP下降沿到来时输出状态发生改变。即：主从RS触发器的输入数据是CP=1期间的R、S值，触发器的输出则相对于输入信号延迟到CP的下降沿变化。

在逻辑符号中，用“╖”表示这种延迟作用。此外，逻辑符号中CP的“三角”表示边沿触发，小圆则进一步指明是下降沿触发。RSQCPQ保持保持置1置0置0禁止可屏蔽CP=0期间的干扰脉冲!不能屏蔽CP=1期间的干扰脉冲!6.3.2传输延时型JK触发器

在传输延时（tpd）内门电路的输出不能跟随其输入变化，即其输出具有保持作用。利用门电路的这一保持作用可构成传输延时型边沿触发器。2个与非门在传输延时内可暂存JK信息2个与或非门交叉反馈组成RS触发器

电路组成和工作原理（1）CP=0时，触发器保持不变00011RS触发器111（2）时钟CP=1()时，触发器仍然保持不变(3)时钟CP下降沿到（），触发器状态变化00011特性方程：J、K是距CP下降沿之前tpd秒的任意逻辑值。tpd是纳秒级，可以认为J、K是CP下降沿前瞬的任意逻辑值。JK触发器的状态表对J、K无约束！CPJK功能无↓××00保持无↓××11保持↓0000保持↓0011保持↓0100置0↓0110置0↓1001置1↓1011置1↓1101翻转↓1110翻转CP=↓CP无↓2）时序图和触发特点只要窄脉冲干扰不出现在CP的下降沿，则不影响触发器的输出状态。由本例推广，传输延时型边沿触发器抗干扰能力强。

状态图是反映时序数字电路状态转换及状态转换条件的图形，它可以描述时序电路的功能。

各种触发器的功能都可用状态图表示。触发器的状态图仅反映其功能，与触发方式（工作原理）无关。

JK触发器的状态图：

触发器有2个状态：0和1，用圆圈表示；箭头表示状态转换的方向和一个有效的时钟（例如，边沿JK触发器的下降沿），旁边注明状态转换条件。例如，触发器由0态转换为1态的条件是：J=1，K=╳（0或1）。

3）状态图JK触发器的状态表

状态图可由触发器的特性方程，或状态表导出。J=╳K=1J=1

K=╳J=╳K=0J=0K=╳01翻转0111↓翻转1011↓置11101↓置11001↓置00110↓置00010↓保持1100↓保持0000↓功能KJCP1）电路结构和工作原理（1）CP=0时，6.3.3维持阻塞D触发器（2）在CP=1的前端（），与非门基本RS触发器控制电路DDDDRS（3）在CP=1的后端（）,

维持阻塞保证基本RS触发器的RS端不随D端变化，因此Q端不变化。与非门基本RS触发器控制电路DDD=01置0维持置1阻塞D=10置0阻塞置1维持CP=↑特点:抗干扰能力极强，工作速度很高。维持阻塞型D触发器的状态表表中“↑”表示CP由0跳变为1的上升沿;D是CP上升沿前瞬的输入逻辑值。CPD功能↑000置0↑010置0↑101置1↑111置1

在时钟脉冲CP作用下，D触发器仅具有置0和置1功能，常用于存储1位二进制码，故称为数码（Digit）触发器。CP=↑Rd和Sd：不受时钟信号控制复位和置位信号。RdSdCPD功能01×××0异步复位10×××1异步置位00××××禁止11↑000置011↑010置011↑101置111↑111置12）异步复位和置位D1和D2：受时钟信号控制的数据输入信号。

只要窄脉冲干扰不出现在CP的上升沿，则不影响触发器的输出状态。此外，异步输入端的作用优先（见Sd=0处）。由本例推广，维持阻塞型边沿触发器抗干扰能力强。波形图DQCPRdSd集成边沿D触发器注意：CC4013的异步输入端RD和SD为高电平有效。CP上升沿触发6.4触发器逻辑功能的转换

触发器的电路结构确定触发方式和实现逻辑功能的原理。

前述章节已经阐述了用直接触发、同步触发和边沿触发分别实现RS触发器、D触发器和JK触发器的原理。本节首先介绍用维持阻塞D触发器转换为T触发器和T’触发器，然后，阐明“任何一种触发方式都可以实现每一种功能的触发器”。6.4.1维持阻塞D触发器转换为T和T’触发器*6.4.2触发器的逻辑功能转换方法6.4.1维持阻塞D触发器转换为T和T’触发器

在有效时钟作用下，具有触发翻转和保持2种功能的触发器称为T触发器；仅具有触发翻转功能的触发器称为T’触发器。用1个维持阻塞D触发器和1个异或门可组成维持阻塞T触发器。在CP=0时，维持阻塞D触发器处于稳态，即现态。因此，在CP=↑时，维持阻塞D触发器变化为次态。在CP=1时，维持阻塞D触发器保持，直到下一次触发。维持阻塞型T触发器的状态表CPT功能↑000保持↑011保持↑101翻转↑110翻转T=0：T=1：电路仍然是维持阻塞型触发器。即功能转换不改变触发方式！

当T恒为1时，T触发器转化为T’触发器，其特性方程为：RS触发器JK触发器D触发器T触发器T′触发器特性方程置0置1保持翻转

触发器逻辑功能归纳√√√√√√√√√√√√6.4.2触发器的逻辑功能转换方法例如，将维持阻塞D触发器转换为维持阻塞JK触发器用维持阻塞D触发器转换为其他逻辑功能触发器的框图：令J=S、K=R，增加约束RS=0，则JK触发器就转换为RS触发器。令J=K=T，则JK触发器就转换为T触发器。转换步骤：（1）写出已有触发器和待求触发器的特性方程。（2）变换待求触发器的特性方程，使之形式与已有触发器的特性方程一致。（3）比较已有和待求触发器的特性方程，根据两个方程相等的原则求出转换逻辑。（4）根据转换逻辑画出逻辑电路图。触发器功能转换方法：令已有触发器和待求触发器的特性方程相等，求出转换逻辑。

推广到一般，任何一种触发方式（直接触发、同步触发和边沿触发）都可以实现每一种功能的触发器。

已阐明了：用维持阻塞触发方式实现了所有功能的触发器！T触发器特性方程：比较特性方程，得：电路图JK触发器→T触发器例：将JK触发器转换为T和T＇触发器JK触发器特性方程：T＇触发器特性方程：比较特性方程，得：电路图变换T＇触发器的特性方程：JK触发器→T＇触发器JK触发器特性方程：6.5触发器的动态特性触发器由门电路组成，每个门都存在传输延时。因此，触发器的输入信号、时钟信号必须在时间顺序上恰当配合，才能保证触发器稳定可靠地实现其逻辑功能。触发器同步输入信号与时钟信号之间的时间关系称为触发器的动态特性。设每个与非门的传输时间为tpd。

下面以维持阻塞D触发器为例介绍触发器的动态特性。

1）数据建立时间

tset2）数据保持时间

th边沿D

触发器的tset和th均在20ns左右。在时钟有效沿前输入信号D必须稳定的最小时间。

tset=2tpd

在时钟有效沿后输入信号D必须保持稳定的最小时间。

th=2tpd

0100113)输出低电平到高电平的传输时间tCPLH4)输出高电平到低电平的传输时间tCPHLtCPHL=2tpd

在时钟有效沿后触发器的输出从低电平变化到高电平的传输时间。

在时钟有效沿后触发器的输出从高电平变化到低电平的传输时间。

tCPLH=3tpd5)触发器传输延迟时间tf在时钟有效沿后输出状态到达稳定需要的时间。01001106)时钟的低电平时间tCPL和高电平时间tCPH

时钟是上升沿有效，则

tCPL>tsettCPH>tf

时钟周期为：TCP=tset+tf。7)最大时钟频率ｆmax：在连接为T’触发器的情况下，触发器能正常工作的最高时钟频率。ｆmax=1/TCP

0100110触发器小结

触发器是数字电路的极其重要的基本单元。触发器有两个稳定状态，在外界信号作用下，可以从一个稳态转变为另一个稳态；无外界信号作用时状态保持不变。因此，触发器可以作为二进制存储单元使用。

触发器的逻辑功能可以用状态表、卡诺图、特性方程、状态图和波形图等5种方式来描述。触发器的特性方程是表示其逻辑功能的重要逻辑函数，在分析和设计时序电路时常用来作为判断电路状态转换的依据。逻辑功能RS触发器JK触发器D触发器T触发器T′触发器特性方程同一种功能的触发器，可以用不同的电路结构形式来实现；反过来，同一种电路结构形式，可以构成具有不同功能的触发器。6.6555定时器6.6.1555定时器的功能6.6.2555定时器组成施密特触发器6.6.3555定时器组成单稳态触发器6.6.4555定时器组成多谐振荡器

数字电路需要规则的脉冲信号：一致的逻辑电平和陡峭的边沿。获取规则的数字信号通常有两种途径：

1。用整形电路把已有的信号整形成数字信号；

2。通过多谐振荡电路自激产生脉冲信号。

555定时器不但可以构成整形电路，还可以组成自激振荡电路。

555定时器是一种应用十分广泛的集成组件，有TTL集成电路和CMOS集成电路，它们的工作原理和功能相似。下面以CMOS集成定时器为例介绍555定时器的原理和应用。6.6.1555定时器的功能电阻分压器比较器RS触发器反相器和NMOS管管脚图反相同相TH（电位）（电位）Rd(逻辑电平)OUT(逻辑电平)DIS(NMOS管)

CH7555的功能

××低电平低电平导通>2VDD/3>VDD/3高电平低电平导通<2VDD/3>VDD/3高电平保持保持×<VDD/3高电平高电平截止2VDD/3VDD/3输出保持是指进入本组输入之前的输出状态

6.6.2555定时器组成施密特触发器高电位触发端TH和低电位触发端并联。DIS端外接上拉电阻，则DIS端与OUT端的逻辑状态相同。

施密特触发器THRdOUTDISⅹⅹ低电平低电平导通>2VDD/3>VDD/3高电平低电平导通<2VDD/3>VDD/3高电平保持保持ⅹ<VDD/3高电平高电平截止查表THRdOUTDISⅹⅹ低电平低电平导通>2VDD/3>VDD/3高电平低电平导通<2VDD/3>VDD/3高电平保持保持ⅹ<VDD/3高电平高电平截止逻辑符号查表2）施密特触发器的应用

脉冲幅度和边沿整形

三角波变换成矩形波

2VDD/3VDD/32VDD/32VDD/3脉冲鉴幅

集成施密特触发器四二输入施密特触发与非门集成施密特触发器在集成电路手册中被归类在门电路中六单输入施密特触发非门6.6.3555定时器组成单稳态触发器单稳态触发器输入输出定时电路定时电容可通过MOS放电

单稳态触发器具有一个稳态和一个暂稳态。

当无触发输入时，电路处于稳态；当输入触发信号时，电路由稳态翻转至暂稳态，经过一定时间后，电路会自动地返回到稳态。

暂稳态的持续时间与输入信号无关，仅取决于电路本身的参数。THRdOUTDISⅹⅹ低电平低电平导通>2VDD/3>VDD/3高电平低电平导通<2VDD/3>VDD/3高电平保持保持ⅹ<VDD/3高电平高电平截止没有触发脉冲输入时电路处于稳态。输入负跳变窄脉冲触发，电路进入暂稳态。电容放电结束回到稳态稳态暂稳态暂稳态持续时间：注意：要求输入脉冲宽度TI小于输出脉冲宽度Tw。否则，电路转化为反相器。逻辑符号2.单稳态触发器的应用

脉冲鉴宽

脉冲延迟

应用举例：声控定时控制开关

555定时器构成单稳态触发器。声音负脉冲触发555输出端输出高电平，