一位全加器的设计

-.z课程设计任务书学生：袁海专业班级：电子1303班指导教师：封小钰工作单位：信息工程学院题目:一位全加器的设计初始条件：计算机、ORCAD软件，L-EDIT软件要求完成的主要任务:〔包括课程设计工作量及其技术要求，以及说明书撰写等具体要求〕1、课程设计工作量：1周2、技术要求：〔1〕学习ORCAD软件，L-EDIT软件。〔2〕设计一个一位全加器电路。〔3〕利用ORCAD软件对该电路进展系统设计、电路设计，利用L-EDIT软件进展幅员设计，并进展相应的设计、模拟和仿真工作。3、查阅至少5篇参考文献。按?理工大学课程设计工作规?要求撰写设计报告书。全文用A4纸打印，图纸应符合绘图规。时间安排：布置课程设计任务、选题；讲解课程设计具体实施方案与课程设计报告格式的要求；课程设计答疑事项。学习ORCAD软件和L-EDIT软件，查阅相关资料，复习所设计容的根本理论知识。对一位全加器电路进展设计仿真工作，完成课设报告的撰写。2021.1.5提交课程设计报告，进展辩论。指导教师签名：年月日系主任〔或责任教师〕签名：年月日目录摘要IABSTRACTI1绪论11.1集成电路开展现状11.2集成电路幅员工具L-edit简介12全加器原理及一位全加器原理图设计12.1一位全加器原理简介12.2实现一位全加器功能的原理图设计1一位全加器原理图1基于ORCAD的一位全加器设计12.2.3一位全加器的电路图仿真13一位全加器的幅员设计13.1确定一位全加器幅员构造13.2源漏共享缩小幅员面积13.3幅员所需根底器件绘制编辑13.3.1PMOS、NMOS等根底器件编辑13.3.2两输入与非门与异或门的绘制编辑1源漏共享得到幅员13.4绘制最终一位全加器幅员14心得体会15参考文献1-.z摘要加法运算是数字系统中最根本的运算，为了更好地利用加法器实现减法、乘法、除法等运算，需要对全加器进展功能仿真设计和分析。另外通过全加器可以对其它相关电路有所了解。本文用对一位全加器进展了全面的分析，根据其逻辑功能及构造，分别利用ORCAD软件和L-EDIT软件对电路进展了系统设计、电路设计和幅员设计。在画电路元器件的幅员需要熟练使用幅员设计软件，熟悉电路知识和幅员设计规则，掌握MOS管等根本元器件的部构造及幅员画法，通过对门电路和一位全加器电路的幅员设计，熟悉电路元器件的幅员布局，元器件幅员间的连线等设计方法，在幅员设计规则无误的前提下做到电路的幅员构造严密，金属连线到达最优化的目的。关键词:ORCAD软件；L-EDIT软件；全加器；电路设计；幅员设计ABSTRACTAdditionoperationisthebasicoperationofthedigitalsystem,Inordertoachievemuchbetteruseoftheaddersubtraction,multiplication,divisionandotheroperations,Theneedforfulladderfunctionalsimulationdesignandanalysisisnecessary

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Accordingtoitslogicfunctionandstructure,thecircuitdesign,circuitdesignandlayoutdesignarecarriedoutbyORCADsoftwareandL-EDITsoftwarerespectively.Inthedrawingcircuitcomponentslayoutproficiencyintheuseoflayoutdesignsoftware,familiarwiththecircuitknowledgeandlayoutdesignrules,masterMOStubeandotherbasiccomponentsoftheinternalstructureandlayoutdrawingmethod,throughthegatecircuitandafulladdercircuitlayoutdesign,Familiarwiththelayoutofthecircuitcomponents,wiringlayoutbetweencomponentsandotherdesignmethods,layoutrulesinthecorrectlayoutunderthepremiseofthecircuitstructureclosetothemetalconnectiontoachievethepurposeofoptimization.KEYWORDS：ORCADsoftware;

L-editsoftware;afulladder，circuitdesign;layoutdesign-.z1绪论1.1集成电路开展现状集成电路的出现与飞速开展彻底改变了人类文明和人们日常生活的面目。近几年，中国集成电路产业取得了飞速开展。中国集成电路产业已经成为全球半导体产业关注的焦点，即使在全球半导体产业陷入有史以来程度最严重的低迷阶段时，中国集成电路市场仍保持了两位数的年增长率，凭借巨大的市场需求、较低的生产本钱、丰富的人力资源，以及经济的稳定开展和宽松的政策环境等众多优势条件，以京津唐地区、长江三角洲地区和珠江三角洲地区为代表的产业基地迅速开展壮大，制造业、设计业和封装业等集成电路产业各环节逐步完善。目前，中国集成电路产业已经形成了IC设计、制造、封装测试三业及支撑配套业共同开展的较为完善的产业链格局，随着IC设计和芯片制造行业的迅猛开展，国集成电路价值链格局继续改变，其总体趋势是设计业和芯片制造业所占比例迅速上升。作为电子科学与技术专业的一门重要的实践课程，集成电路课程设计主要目的是使学生熟悉集成电路制造技术、半导体器件原理和集成电路分析与设计根底。提高学生综合运用已掌握的知识，利用相关软件，进展集成电路芯片的能力。集成电路设计的流程：系统设计、逻辑设计、电路设计〔包括：布局布线验证〕、幅员设计幅员后仿真〔加上寄生负载后检查设计是否能够正常工作〕。1.2集成电路幅员工具L-edit简介L-Edit是一个图形编辑器，它允许生成和修改集成电路掩模版上的几何图形。鼠标接口允许用户执行一般图形操作。既可使用鼠标访问下拉菜单也可以使用键盘来调用L-Edit命令。(1)文件和单元使用文件、单元、连接器、掩模基元来描述布局设计，一个文件可以有任意多个单元组成，在典型设计中，这些单元可以有层次关系，也可以相互独立，单元可以包括任意数量的掩模基元和连接件，以及两者的组合，掩模单元由矩形、图、直线、多边形和技术层端口组成。(2)层次完全层次性的单元可以包含别的单元的连接件。一个连接件是一个单元的“拷贝〞；如果编辑连接单元，这种改变将反映到那个单元的所有连接件上。L-Edit对层次不作限制。单元可以包含单元的连接件，被包含的单元又可以包含别的连接件。这样就形成了单元层次。在层次构造中可以有任意级。L-Edit不能用于别离的层次构造，连接件和基元几何图形都可以存在于层次构造的任意级中的同一单元。(3)单元设计L-Edit是一个低层次的，全定掩模编辑器，该编辑器不能执行层的自动转换。(4)层规划L-Edit是一个高层规划工具。用户可以选择要显示的连接件，它显示一个边框，中间显示单元名，也可以显示掩模几何图形。使用部隐藏时，可以操作用户设计的大型芯片级块，以获得所需要的层规划。用户可使用用于操作基元的几何图形的命令。(5)文件格式L-Edit能输出两种掩模布局交换格式〔CIF，GDSⅡ〕以及TannerResearch公司的二进制数据库的格式TDB〔TannerDataBase〕，L-Edit能够读取CIF〔CaltechIntermediateForm〕和TDB文件。(6)L-Edit支持对象L-Edit支持九种对象：框、直线、图、多边形、圆形、扇形、圆环形，端口和单元连接元件，所有对象可以用同样的方式来建立和编辑，移动和选择。L-Edit不能对用户绘制的图形进展修改。L-Edit是面向对象的设计工具，而不是位图编辑器。2全加器原理及一位全加器原理图设计2.1一位全加器原理简介一位全加器(FA)的逻辑表达式为：(2-1)(2-2)其中Ai,Bi为要相加的数，Ci-1为进位输入；Si为和，Ci是进位输出；0如果要实现多位加法可以进展级联，就是串起来使用；比方32位+32位，就需要32个全加器；这种级联就是串行构造速度慢，如果要并行快速相加可以用超前进位加法，超前进位加法前查阅相关资料；如果将全加器的输入置换成A和B的组合函数*i和Y〔S0…S3控制〕,然后再将*,Y和进位数通过全加器进展全加，就是ALU的逻辑构造。即*=f〔A，B)Y=f〔A，B〕不同的控制参数可以得到不同的组合函数,因而能够实现多种算术运算和逻辑运算。对两个一位二进制数及来自低位的“进位〞进展相加，产生本位“和〞及向高位“进位〞。全加器有三个输入端，二个输出端，其真值表如下所示。表2-1一位全加器真值表AiBiCi-1SiCi00000101001110010111011100101001100101112.2实现一位全加器功能的原理图设计一位全加器原理图根据一位全加器逻辑表达式和真值表设计其原理图如图2-1图2-1一位全加器原理图对一位全加器逻辑表达式进展分析而后转化成为与非的形式便得到如上图所示的原理图。该原理图由2个异或门和3个两输入与非门构成并实现。基于ORCAD的一位全加器设计1、异或门的原理图设计与编辑异或门〔英语：E*clusive-ORgate，简称*ORgate，又称EORgate、E*ORgate〕是数字逻辑中实现逻辑异或的逻辑门。有多个输入端、1个输出端，多输入异或门可由2输入异或门构成。假设两个输入的电平相异，则输出为高电平1；假设两个输入的电平一样，则输出为低电平0。亦即，如果两个输入不同，则异或门输出高电平。逻辑表达式：〔⊕为“异或〞运算符〕〔2-3〕表2-2异或门真值表AB输出Y000011101110为实现该逻辑电路我们用到了3个PMOS、3个NMOS以及高电平VDD和低电平GND，其逻辑电路图如图2-2所示图2-2ORCAD下异或门原理图2、两输入与非门两输入与非门由两个PMOS和两个NMOS，外加高点高电平VDD、接地端GND各一个以及导线组成。最终如以下列图所示：图2-3ORCAD下两输入与非门原理图3、得到最终原理图如前，该一位全加器逻辑图由2个异或门和3个两输入与非门构成并实现，共有三个输入端Ai,Bi,Ci-1以及两个输出端S，Ci。最终的原理图如以下列图所示：图2-4ORCAD下一位全加器原理图2.2.3一位全加器的电路图仿真可分别看到输入端口v〔Ai〕、v〔Bi〕、v〔Ci-1〕和输出端口v〔Si〕、v〔Ci〕的波形。图2-5输入端口〔Ai、Bi、Ci-1〕波形图2-6一位全加器输出端口〔Si、Ci〕仿真波形由前所知，一位二进制全加器是对两个一位二进制数及来自低位的“进位〞进展相加，产生本位“和〞及向高位“进位〞。与真值表进展比照表2-3一位全加器真值表AiBiCi-1SiCi0000010100111001011101110010100110010111在图3-7的波形中我们可以看到：在输入AiBiCi-1为000时，输出SiCi输出为00在输入AiBiCi-1为100时，输出SiCi输出为10在输入AiBiCi-1为001时，输出SiCi输出为10在输入AiBiCi-1为010时，输出SiCi输出为10在输入AiBiCi-1为101时，输出SiCi输出为01在输入AiBiCi-1为011时，输出SiCi输出为01在输入AiBiCi-1为101时，输出SiCi输出为01在输入AiBiCi-1为111时，输出SiCi输出为11与真值表切合，所以综上所述，图2-5和图2-6的仿真波形是完全正确的。3一位全加器的幅员设计3.1确定一位全加器幅员构造根据第二章中的原理图，可得到该一位全加器幅员是由两个异或门电路及三个与非门电路级联而成。图3-1一位全加器原理图3.2源漏共享缩小幅员面积AAAABCABCABCBC图3-2源漏共享原理图解1将所有A点连接在一起，所有B点连接在一起，所有C点连接在一起构成一个完整的器件。最小间隔规则迫使各晶体管分开，不同的端点之间必须间隔一个最小的距离，但这样的连接方式浪费了大量的空间。AABCABCABCABC图3-3源漏共享图解2晶体管的源漏对称可互换，将第二个、第四个器件左右翻转，两个B点彼此相对两个个A点彼此相对，两个晶体管之间更加靠近。AACBCACABC图3-4源漏共享图解3将第一个、第二个晶体管原先独立的源漏区合并，这个合并的区域既可以是一个晶体管的源，同时也可以是另外一个晶体管的漏，继续合并直到所有的晶体管之间端点组接成对。这样不仅消除了晶体管之间的空间，而且，通过合并器件的相关局部使空间更节省。只要是一样的端点，任何两个相邻的晶体管都可以采用源－漏共用技术。通过源漏共享可有效缩减幅员面积。3.3幅员所需根底器件绘制编辑3.3.1PMOS、NMOS等根底器件编辑根据以下规则对PMOS、NMOS进展绘制编辑得到其幅员；1、无论在电路图中还是在幅员中，PMOS晶体管都与VDD相连接；

2、在电路图和幅员中，NMOS晶体管都与VSS相连接；

3、在电路图和幅员中，NMOS晶体管和PMOS晶体管的栅极有一样的IN信号，而其漏极有一样的OUT信号；

4、两种晶体管的宽度不同；

5、对于N阱来说，N＋区域实际上是与VDD相连接的，而电路图中没有显示这一连接关系；

6、对于衬底来说，P＋区域实际上是与VSS相连接的，而电路图中没有显示这一连接关系。图3-5PMOS幅员图3-6NMOS幅员画完要进展设计规则检查，点击菜单Tool—DRC，如以下列图所示：图3-7MOS管DRC验证如果无DRC错误可进展之后的器件绘制.如果存在错误在规则下进展修改。3.3.2两输入与非门与异或门的绘制编辑根据之前与非门和异或门原理图，将PMOS、NMOS进展级联合并组合成如以下列图的两输入与非门和异或门。图3-8两输入与非门上图是两输入与非门的原理图与幅员比照，上半局部由2个PMOS并联，下部由2个NMOS串联进展级联得到两输入与非门。图3-9异或门幅员根据前文的异或门原理图，将POM、NMOS进展组合级联得到异或门幅员。源漏共享得到幅员将3个量输入与非门进展源漏共享合并成如以下列图所示的幅员：图3-10三个两输入与非门源漏共享图图3-11异或门源漏共享图3.4绘制最终一位全加器幅员接下来一位全加器原理图与幅员进展比照，将前面绘制好的异或门、与非门进展合并级联，得到最终的一位全加器幅员。图3-12一位全加器原理图图3-13一位全加器幅员由原理图可看出上半局部由2个异或门构成，下半局部由3个两输入与非门构成。AiBi为其中一异或门的输入，同时也是下端一与非门的输入。前一异或门的输出与Ci-1同为第二个异或门的输入，输出为Si。同时前面异或门的输出与Ci-1同为下侧一与非门输入，两个与非门的输出同为最后一与非门的输入，输出为Ci。由此完成一位全加器幅员绘制。进展DRC验证，得到以下结果：图3-14DRC验证结果说明DRC验证通过，此次一位全加器幅员的