EDA(FPGA)期末考试试题【模板】

这是长久总结的EDA期末考试一试题试题一1—2与软件描绘语言对比，VHDL有什么特色?P6答:编译器将软件程序翻译成鉴于某种特定CPU的机器代码，这类代码仅限于这类CPU而不可以移植，而且机器代码不代表硬件构造，更不可以改变CPU的硬件构造，只好被动地为其特定的硬件电路构造所利用。综合器将VHDL程序转变的目标是基层的电路构造网表文件,这种知足VHDL设计程序功能描绘的电路构造，不依靠于任何特定硬件环境；拥有相对独立性.综合器在将VHDL（硬件描绘语言）表达的电路功能转变成详细的电路构造网表过程中，拥有显然的能动性和创建性,它不是机械的一一对应式的“翻译",而是依据设计库、工艺库以及早先设置的各种拘束条件,选择最优的方式达成电路构造的设计。l—3什么是综合?有哪些种类？综合在电子设计自动化中的地位是什么？P5什么是综合？答：在电子设计领域中综合的观点能够表示为：将用行为和功能层次表达的电子系统变换为低层次的便于详细实现的模块组合装置的过程。有哪些种类?答:(1)从自然语言变换到VHDL语言算法表示，即自然语言综合。(2)从算法表示变换到寄存器传输级（RegisterTransportLevel，RTL)，即从行为域到构造域的综合，即行为综合。从RTL级表示变换到逻辑门（包含触发器）的表示，即逻辑综合。从逻辑门表示变换到疆域表示(ASIC设计)，或变换到FPGA的配置网表文件，可称为疆域综合或构造综合。综合在电子设计自动化中的地位是什么？答：是核心地位（见图1—3).综合器拥有更复杂的工作环境,综合器在接受VHDL程序并准备对其综合前，一定获取与最后实现设计电路硬件特色有关的工艺库信息，以及获取优化综合的诸多拘束条件信息；依据工艺库和拘束条件信息,将VHDL程序转变成电路实现的有关信息.1—4在EDA技术中，自顶向下的设计方法的重要意义是什么？P7~10答:在EDA技术应用中,自顶向下的设计方法,就是在整个设计流程中各设计环节逐渐求精的过程。1—5IP在EDA技术的应用和发展中的意义是什么?P11～12答：IP核拥有规范的接口协议，优秀的可移植与可测试性，为系统开发供给了靠谱的保证.2—1表达EDA的FPGA/CPLD设计流程。P13~16答：1。设计输入(原理图/HDL文本编写）；2.综合;3。适配;4.时序仿真与功能仿真;5。编程下载；6.硬件测试。2—2IP是什么?IP与EDA技术的关系是什么？P24～26IP是什么?答：IP是知识产权核或知识产权模块，用于ASIC或FPGA/CPLD中的早先设计好的电路功能模块.IP与EDA技术的关系是什么？答：IP在EDA技术开发中拥有十分重要的地位；与EDA技术的关系分有软IP、固IP、硬IP:软IP是用VHDL等硬件描绘语言描绘的功能块，其实不波及用什么详细电路元件实现这些功能;软IP往常是以硬件描绘语言HDL源文件的形式出现。固IP是达成了综合的功能块,具有较大的设计深度，以网表文件的形式提交客户使用.硬IP供给设计的最后阶段产品:掩模。3-1OLMC（输出逻辑宏单元）有何功能?说明GAL是如何实现可编程组合电路与时序电路的。P34~36答:OLMC单元设有多种组态，可配置成专用组合输出、专用输入、组合输出双向口、寄存器输出、寄存器输出双向口等.说明GAL是如何实现可编程组合电路与时序电路的？答：GAL（通用阵列逻辑器件）是经过对此中的OLMC（输出逻辑宏单元）的编程和三种模式配置（寄存器模式、复合模式、简单模式）,实现组合电路与时序电路设计的。3-2什么是鉴于乘积项的可编程逻辑构造？P33~34，40答：GAL、CPLD之类都是鉴于乘积项的可编程构造；即包含有可编程与阵列和固定的或阵列的PAL（可编程阵列逻辑）器件组成.3-3什么是鉴于查找表的可编程逻辑构造？P40~41答：FPGA(现场可编程门阵列）是鉴于查找表的可编程逻辑构造。3-7请参阅有关资料,并回答以下问题:按本章给出的归类方式,将鉴于乘积项的可编程逻辑构造的PLD器件归类为CPLD;将鉴于查找表的可编程逻辑构造的PLD器什归类为FPGA，那么,APEX系列属于什么种类PLD器件？MAXII系列又属于什么种类的PLD器件？为何？P54~56答：APEX(AdvancedLogicElementMatrix)系列属于FPGA种类PLD器件;编程信息存于SRAM中.MAXII系列属于CPLD种类的PLD器件；编程信息存于EEPROM中。4—3.图3-31所示的是双2选1多路选择器组成的电路MUXK，对于此中MUX21A，当s=’0'和'1'时，分别有y〈=’a’和y<=’b’.试在一个构造体顶用两个进度来表达此电路,每个进度顶用CASE语句描绘一个2选1多路选择器MUX21A。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164。ALL;ENTITYMUX221ISPORT(a1，a2，a3:INSTD_LOGIC_VECTOR(1DOWNTO）；0--输入信号s0，s1:INSTD_LOGIC；outy:OUTSTD_LOGIC);--输出端ENDENTITY；ARCHITECTUREONEOFMUX221ISSIGNALtmp：STD_LOGIC；BEGINPR01:PROCESS（s0）1BEGINIFs0="0”THENtmp<=a2；ELSEtmp〈=a3；ENDIF;ENDPROCESS；PR02:PROCESS(s1）BEGINIFs1=”0"THENouty<=a1；ELSEouty<=tmp;ENDIF；ENDPROCESS；ENDARCHITECTUREONE;ENDCASE;4—4.以下图是一个含有上涨沿触发的D触发器的时序电路，试写出此电路的VHDL设计文件。LIBRARYIEEE；USEIEEE。STD_LOGIC_1164.ALL；ENTITYMULTIISPORT（CL:INSTD_LOGIC；—-输当选择信号CLK0:INSTD_LOGIC；—-输入信号OUT1:OUTSTD_LOGIC);--输出端ENDENTITY；ARCHITECTUREONEOFMULTIISSIGNALQ:STD_LOGIC;BEGINPR01:PROCESS(CLK0）BEGINIFCLK‘EVENTANDCLK='1’THENQ〈=NOT（CLORQ);ELSEENDIF；ENDPROCESS;PR02:PROCESS（CLK0)BEGINOUT1<=Q；ENDPROCESS；ENDARCHITECTUREONE;ENDPROCESS;4-5。给出1位全减器的VHDL描绘.要求:（1)第一设计1位半减器，而后用例化语句将它们连结起来，图3—32中h_suber是半减器，diff是输出差，s_out是借位输出，sub_in是借位输入。(2）以1位全减器为基本硬件,组成串行借位的8位减法器，要求用例化语句来达成此项设计（减法运算是x–y-sun_in=diffr)基层文件1：or2a。VHD实现或门操作LIBRARYIEEE;USEIEEE。STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYor2aISPORT（a，b：INSTD_LOGIC;c：OUTSTD_LOGIC）;ENDENTITYor2a;ARCHITECTUREoneOFor2aISBEGINc〈=aORb;ENDARCHITECTUREone;基层文件2：h_subber.VHD实现一位半减器LIBRARYIEEE；USEIEEE。STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYh_subberISPORT（x,y：INSTD_LOGIC；diff，s_out：：OUTSTD_LOGIC）;ENDENTITYh_subber;ARCHITECTUREONEOFh_subberISSIGNALxyz:STD_LOGIC_VECTOR(1DOWNTO0);BEGINxyz〈=x＆y；PROCESS(xyz）2BEGINCASExyzISWHEN”00”=>diff〈='0’;s_out〈='0'；WHEN"01"=>diff<='1';s_out〈=’1’；WHEN”10”=〉diff<=’1';s_out〈='0'；WHEN"11”=>diff〈='0'；s_out〈=’0’;WHENOTHERS〉=NULL;ENDCASE；ENDPROCESS;ENDARCHITECTUREONE;顶层文件：f_subber.VHD实现一位全减器LIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYf_subberISPORT（x，y,sub_in:INSTD_LOGIC;diffr,sub_out：OUTSTD_LOGIC）;ENDENTITYf_subber;ARCHITECTUREONEOFf_subberISCOMPONENTh_subberPORT（x，y：INSTD_LOGIC;diff,S_out：OUTSTD_LOGIC）；ENDCOMPONENT;COMPONENTor2aPORT(a，b:INSTD_LOGIC；c:OUTSTD_LOGIC）;ENDCOMPONENT;SIGNALd，e，f:STD_LOGIC;BEGINu1:h_subberPORTMAP（x=>x，y=>y，diff=〉d,s_out=>e)；u2：h_subberPORTMAP（x=>d，y=>sub_in，diff=〉diffr，s_out=〉f)；u3：or2aPORTMAP（a=〉f,b=〉e,c=〉sub_out）；ENDARCHITECTUREONE；ENDARCHITECTUREART;4—6.依据以下图，写出顶层文件MX3256.VHD的VHDL设计文件。MAX3256顶层文件LIBRARYIEEE；；；ENTITYMAX3256ISPORT(INA,INB,INCK：INSTD_LOGIC；INC：INSTD_LOGIC;E，OUT:OUTSTD_LOGIC)；ENDENTITYMAX3256；ARCHITECTUREONEOFMAX3256ISCOMPONENTLK35—-调用LK35申明语句PORT（A1,A2:INSTD_LOGIC；CLK:INSTD_LOGIC；Q1，Q2:OUTSTD_LOGIC）；ENDCOMPONENT；COMPONENT-D—调用D触发器申明语句PORT(D，C：INSTD_LOGIC;CLK:INSTD_LOGIC;Q:OUTSTD_LOGIC);ENDCOMPONENT；COMPONENTMUX21—-调用二选一选择器申明语句PORT（B，A:INSTD_LOGIC；S：INSTD_LOGIC；C:OUTSTD_LOGIC)；ENDCOMPONENT；SIGNALAA，BB,CC,DD：STD_LOGIC;BEGINu1：LK35PORTMAP(A1=>INA，A2=〉INB，CLK=INCK，Q1=〉AA,Q2=〉BB）;u2:DPORTMAP(D=>BB;CLK=〉INCK,C=〉INC，Q=>CC)；u3：LK35PORTMAP（A1=〉BB，A2=〉CC,CLK=INCK，Q1=>DD,Q2=〉OUT1)；u4：MUX21PORTMAP(B=〉AA，A=>DD，S=〉BB，C=>E）;ENDARCHITECTUREONE;4-7含有异步清零和计数使能的16位二进制加减可控计数器。LIBRARYIEEE；USEIEEE.STD_LOGIC_1164。ALL；USEIEEE.STD_LOGIC_UNSIGNED。ALL；ENTITYCNT16IS3PORT（CLK,RST，EN：INSTD_LOGIC;CHOOSE:INBIT;SETDATA：BUFFERINTEGERRANCE65535DOWNTO；0COUT:BUFFERINTEGERRANCE65535DOWNTO0);ENDCNT16；ARCHITECTUREONEOFCNT16ISBEGINPROCESS(CLK，RST,SDATA）VARIABLEQI:STD_LOGIC_VECTOR(65535DOWNTO）0;BEGINIFRST='1'THEN—-计数器异步复位QI:=（OTHERS=〉’0’）；ELSIFSET=’1'THEN——计数器一步置位QI:=SETDATA；ELSIFCLK'EVENTANDCLK='1’THEN--检测时钟上涨沿IFEN=’1’THEN–检测能否同意计数IFCHOOSE=’1’THEN——选择加法计数QI：=QI+1;--计数器加一ELSEQI=QI—1;-—计数器加一ENDIF；COUT〈=QI；——将计数值向端口输出ENDPROCESS；ENDONE;6—4说明信号和变量的功能特色，以及应用上的异同点。答：变量：变量是一个局部量，只好在进度和子程序中使用.变量不可以将信息带出对它做出定义的目前构造。变量的赋值是一种理想化的数据传输，是立刻发生的，不存在任何延时行为。变量的主要作用是在进度中作为暂时的数据储存单元。信号：信号是描绘硬件系统的基本数据对象,其性质近似于连结线;可作为设计实体中并行语句模块间的信息沟通通道。信号不只好够容纳目前值，也能够保持历史值；与触发器的记忆功能有很好的对应关系。6—7什么是重载函数？重载算符有何用途?如何调用重载算符函数?答:(1）依据操作对象变换办理功能.2）用于两个不一样种类的操作数据自动变换成同种数据种类,并进行运算办理。3）如何调用重载算符函数？采纳隐式方式调用，无需早先申明。6—8判断下边三个程序中能否有错误,指犯错误并给出完好程序。程序1：SignalA，EN：std_logic；Process(A，EN）VariableB：std_logic;BeginifEN=lthenB〈=A;endif;——将“B<=A”改成“B:=A"endprocess；程序2：Architectureoneofsampleisvariablea，b，c：integer；beginc〈=a+b;——将“c<=a+b"改成“c：=a+b”end;程序3:libraryieee；useieee。std_logic_1164。all;entitymux21isPORT（a，b:instd_logic;sel：instd_loglc;c：outstd_logle;）；-—将“;)”改成“）”endsam2；——将“sam2”改成“entitymux21”architectureoneofmux2lisbegin—-增添“process(a，b,sel)begin"ifsel=’0'thenc:=a;elsec:=b；endif；--应改成“ifsel='0’thenc<=a;elsec<=b；endif;"——增添“endprocess；"endtwo;—-将“two”改成“architectureone”74LS160的程序libraryieee；useieee。std_logic_1164。all；useieee。std_logic_unsigned.all；entityjishuqiis4port(clk，clr，p,t,load：instd_logic；y:outstd_logic;led：bufferstd_logic；d:instd_logic_vector（3downto0）；q：bufferstd_logic_vector（3downto0）；hex：outstd_logic_vector(6downto0））；endjishuqi;architecturebehavofjishuqiissignalcount2：integerrange0to9;signalhz：integerrange0to1；beginprocess(clk)variablecount:integerrange0to25000000；beginif（clk='1’andclk'event）thencount:=count+1;if（count=12500000)thenhz<=1;y〈='1’;elsif(count=25000000)thenhz<=0;y<='0';count:=0;endif；endif；endprocess;-——--—-—--—---————-——-————-——-——-—----—-process（clr,hz，p，t,d，load,q）beginifclr='0'thenq〈=”0000”;elseifhz=1andhz'eventthenifload='0’thenq〈=d;elsifload=’1'thenifp='1’thenift='1’thenifq=”1001”thenq<=”0000”;led〈=notled;elseq〈=q+1endif；endprocess；process(p，t,d，q)beginifp='0'thenq<=q;elsift='0’thenq<=q；endif；endprocess;—-----—————------——---———-----—---—--—--process(q)begincaseqiswhen”0000"=〉count2〈=0；when”0001”=〉count2<=1；when”0010"=>count2<=2;when”0011”=>count2〈=3；when"0100”=〉count2〈=4；when"0101"=>count2<=5;when”0110"=>count2<=6；when”0111”=〉count2<=7;when”1000”=〉count2<=8；when"1001”=>count2<=9；whenothers=〉count2<=null；endcase；endprocess；-—---—-———-—--———--—---———-----———-—----—-process（count2)begincasecount2iswhen0=〉hex〈=”0000001”；when1=〉hex〈=”1001111”;5when2=〉hex<="0010010"；when3=>hex〈="0000110";when4=>hex〈="1001100";when5=>hex〈=”0100100";when6=>hex<=”0100000”；when7=〉hex〈=”0001111"；when8=〉hex〈=”0000000”；when9=〉hex〈="0000100"；endcase；endprocess；endbehav；4选1多路选择器libraryieee；useieee。std_logic_1164。all；useieee.std_logic_unsigned。all;entitymux4isport(d0，d1,d2,d3:instd_logic；a0,a1:instd_logic；q:outstd_logic）;endmux4;architecturebehavioralofmux4issignalsel:integer;beginwithselselectq〈=d0after10nswhen0，d1after10nswhen1,d2after10nswhen2,d3after10nswhen3,‘x’after10nswhenother;sel<=0whena0=‘0’anda1=‘0'else1whena0=‘1’anda1=‘0’else2whena0=‘0'anda1=‘1’else3whena0=‘1’anda1=‘1’else4;endbehavioral七段数码显示译码器设计实验程序1：libraryieee；useieee.std_logic_1164。all;entitydecl7sisport（a：instd_logic_vector（3downto0）;led7s：outstd_logic_vector（6downto0));end;architectureoneofdecl7sisbeginprocess（a）begincaseaiswhen”0000”=>led7s〈=”0111111”;when"0001"=〉led7s〈="0000110”；when"0010"=>led7s〈="1011011";when”0011”=〉led7s<="1001111”;when"0100”=〉led7s〈="1100110”;when"0101”=>led7s<=”1101101"；when”0110"=〉led7s〈="1111101”;when"0111"=>led7s〈="0000111"；when”1000"=〉led7s〈="1111111”；when”1001”=>led7s〈=”1101111”；when”1010”=〉led7s<=”1110111"；when"1011"=〉led7s〈=”1111100”；when”1100”=〉led7s<="0111001"；when"1101"=〉led7s〈=”1011110”;when"1110”=>led7s<=”1111001"；when”1111”=〉led7s〈="1110001";whenothers=>null；endcase;endprocess；end;实验程序2：libraryieee;useieee.std_logic_1164.all;6useieee。std_logic_unsigned。all；entitycnt4bisport（clk，rst,ena：instd_logic;outy：outstd_logic_vector（3downto0);cout：outstd_logic）；endcnt4b；architecturebehavofcnt4bisbeginprocess（clk,rst,ena）variableoutyI:std_logic_vector（3downto0)；beginifrst='1'thenoutyI：=（others=〉’0’);elsifclk’eventandclk=’1’thenifena='1’thenifoutyI<15thenoutyI：=outyI+1；elseoutyI:=(others=〉'0’）;endif；ifoutyI=15thencout<=’1';elsecout<='0’;endif;outy〈=outyI;endprocess；endbehav;实验程序3：libraryieee;useieee。std_logic_1164.all;useieee。std_logic_unsigned。all;entityshenjiaoisport（clock0,rst0，ena0:instd_logic;led：outstd_logic_vector（6downto0）;cout0:outstd_logic);endentityshenjiao；architecturezl1ofshenjiaoiscomponentcnt4bport（clk,rst,ena：instd_logic;outy:outstd_logic_vector(3downto0)；cout:outstd_logic）;endcomponent;componentdecl7sport(a:instd_logic_vector(3downto0);led7s:outstd_logic_vector（6downto0)）；endcomponent；signaltmp：std_logic_vector（3downto0);beginu1:cnt4map（clk=〉clock0，rst=〉rst0,ena=>ena0，outy=>tmp，cout=>cout0);u2:decl7sportmap（a=〉tmp，led7s=〉led)；endarchitecturezl1；八位数码扫描显示电路实验程序例6-19libraryieee；useieee。std_logic_1164。all;useieee。std_logic_unsigned。all;entityscan_ledisport（clk：instd_logic；sg：outstd_logic_vector(6downto0）;bt:outstd_logic_vector（7downto0）);end;architectureoneofscan_ledissignalcnt8：std_logic_vector（2downto0);signala:integerrange0to15;beginp1：process(cnt8）7begincasecnt8iswhen”000”=>bt<=”00000001";a〈=1;when"001"=〉bt<="00000010"；a<=3;when"010”=〉bt〈="00000100”；a〈=5；when”011”=〉bt〈=”00001000”;a〈=7；when"100"=〉bt〈="00010000";a〈=9；when”101”=〉bt<="00100000”;a<=11；when"110"=〉bt〈="01000000"；a<=13；when”111”=〉bt〈=”10000000”；a〈=15;whenothers=〉null;endcase；endprocessp1;p2：process(clk）beginifclk’eventandclk=’1’thencnt8<=cnt8+1;endif；endprocessp2;p3:process（a）begincaseaiswhen0=>sg〈="0111111";when1=〉sg〈=”0000110"；when2=>sg<=”1011011"；when3=>sg〈="1001111”;when4=>sg<=”1100110”;when5=〉sg<=”1101101"when6=>sg〈="1111101”；when7=>sg<="0000111”;when8=〉sg〈=”1111111";when9=〉sg<="1101111”；when10=>sg<="1110111”；when11=>sg<="1111100"；when12=>sg<=”0111001"；when13=>sg<="1011110"；when14=>sg<="1111001"；when15=>sg〈=”1110001”;whenothers=〉null;endcase;endprocessp3;end；程序12选1选择器:LIBRARYIEEE;USEIEEE。STD_LOGIC_1164.ALL;ENTITYmux21aISPORT（a,b：INSTD_LOGIC；s:INSTD_LOGIC;y：OUTSTD_LOGIC）；ENDENTITYmux21a;ARCHITECTUREoneOFmux21aISBEGINPROCESS(a，b，s）BEGINIFs=’0’THENy〈=a;ELSEy<=b；ENDIF；ENDPROCESS;ENDARCHITECTUREone;程序2多路选择器：LIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL;ENTITYmuxkISPORT（a1，a2，a3，s0,s1：instd_logic;outy:outstd_logic)；ENDmuxk;ARCHITECTUREoneOFmuxkISCOMPONENTmux21aPORT（a，b，s：INSTD_LOGIC；y:OUTSTD_LOGIC)；8ENDCOMPONENT；SIGNALtmp：STD_LOGIC；BEGINU1:mux21aPORTMAP（a=>a2，b=〉a3，s=〉s0，y=>tmp)；U2:mux21aPORTMAP（a=>a1，b=>tmp,s=>s1，y=〉outy);ENDARCHITECTURE;程序3半加器LIBRARYIEEE;USEIEEE。STD_LOGIC_1164.ALL;ENTITYh_adderISPORT（a，b:INSTD_LOGIC；co,so：OUTSTD_LOGIC)；ENDENTITYh_adder;ARCHITECTUREfhlOFh_adderisBEGINso<=NOT(aXOR（NOTb)）；CO〈=aANDb;ENDARCHITECTUREfhl；或门逻辑描绘LIBRARYIEEE；USEIEEE。STD_LOGIC_1164。ALL；ENTITYor2aISPORT(a,b:INSTD_LOGIC；C：OUTSTD_LOGIC)；ENDENTITYOR2a;ARCHITECTUREoneOFor2aISBEGINC〈=aORb；ENDARCHITECTUREone;全加器LIBRARYIEEE;USEIEEE.STD_LOGIC_1164。ALL;ENTITYf_adderISPORT（ain，bin，cin:INstd_logic；cout，sum:OUTSTD_LOGIC）；ENDENTITYf_adder;ARCHITECTUREfd1OFf_adderISCOMPONENTh_adderPORT（a，b:INSTD_LOGIC;cO，SO：outstd_logic）;ENDCOMPONENT;COMPONENTor2aPORT(a,b:INSTD_LOGIC;：OUTSTD_LOGIC)；ENDCOMPONENT；SIGNALd，e，f:STD_LOGIC;BEGINu1:h_adderPORTMAP（a=〉ain，b=〉bin,co=>d，so=>e)；u2:h_adderPORTMAP（a=>e,b=〉cin,co=>f,so=〉sum);u3:or2aPORTMAP(a=>d,b=>f，c=〉cout）;ENDARCHITECTUREfd1;试题二一、单项选择题:(20分）1．IP核在EDA技术和开发中拥有十分重要的地位；供给用VHDL等硬件描绘语言描绘的功能块,但不波及实现该功能块的详细电路的IP核为D。A。瘦IPB.固IPC。胖IPD。都不是2．综合是EDA设计流程的重点步骤,在下边对综合的描绘中，_________是错误的。D综合就是把抽象设计层次中的一种表示转变成另一种表示的过程；B。综合就是将电路的高级语言转变成初级的，可与FPGA/CPLD的基本构造相映照的网表文件；C。为实现系统的速度、面积、性能的要求，需要对综合加以拘束,称为综合拘束；D.综合可理解为一种映照过程，而且这类映照关系是独一的,即综合结果是独一的。93．大规模可编程器件主要有FPGA、CPLD两类,以下对FPGA构造与工作原理的描绘中，正确的选项是__C__。FPGA全称为复杂可编程逻辑器件;FPGA是鉴于乘积项构造的可编程逻辑器件;鉴于SRAM的FPGA器件,在每次上电后一定进行一次配置；D。在Altera企业生产的器件中,MAX7000系列属FPGA构造。4．进度中的信号赋值语句,其信号更新是___C____。按次序达成;B.比变量更快达成；C.在进度的最后达成;5．VHDL语言是一种构造化设计语言；一个设计实体（电路模块）包含实体与构造体两部分,构造体描绘BA.器件外面特征；B。器件的内部功能；C.器件的综合拘束；D。器件外面特征与内部功能。6．不完好的IF语句，其综合结果可实现AA。时序逻辑电路B.组合逻辑电C.双向电路D。三态控制电路7．子系统设计优化，主要考虑提升资源利用率减少功耗（即面积优化），以及提升运转速度（即速度优化）；指出以下哪些方法是面积优化B①流水线设计②资源共享③逻辑优化④串行化⑤寄存器配平⑥重点路径法A.①③⑤B。②③④C.②⑤⑥D.①④⑥8．以下表记符中,__________是不合法的表记符。BA。State0B.9moonC.Not_Ack_0D。signall9．对于VHDL中的数字，请找出以下数字中最大的一个：AA.2#1111_1110＃B。8#276＃C.10#170#D。16＃E#E110．以下EDA软件中，哪一个不拥有逻辑综合功能：BA。Max+PlusIIB。ModelSimC.QuartusIID.Synplify三、VHDL程序填空：（10分）LIBRARYIEEE；——8位分频器程序设计USEIEEE。STD_LOGIC_1164。ALL；USEIEEE。STD_LOGIC_UNSIGNED.ALL；ENTITYPULSEISPORT（CLK:INSTD_LOGIC;D:INSTD_LOGIC_VECTOR(7DOWNTO0)；FOUT:OUTSTD_LOGIC）；END；ARCHITECTUREoneOFPULSEISSIGNALFULL:STD_LOGIC;BEGINP_REG:PROCESS(CLK）VARIABLECNT8:STD_LOGIC_VECTOR(7DOWNTO）0;BEGINIFCLK’EVENTANDCLK=‘1’THENIFCNT8="11111111"THENCNT8:=D;—-当CNT8计数计满时，输入数据D被同步预置给计数器CNT8FULL<='1'；--同时使溢出标记信号FULL输出为高电平ELSECNT8:=CNT8+1;--不然持续作加1计数FULL<='0’；—-且输出溢出标记信号FULL为低电平ENDIF；ENDIF；ENDPROCESSP_REG；P_DIV：PROCESS（FULL）VARIABLECNT2:STD_LOGIC;BEGINIFFULL’EVENTANDFULL=’1'THENCNT2〈=NOTCNT2;——假如溢出标记信号FULL为高电平，D触发器输出取反IFCNT2='1’THENFOUT〈='1’；ELSEFOUT〈='0';ENDIF；ENDIF；ENDPROCESSP_DIV；END；四、VHDL程序改错:(10分)01LIBRARYIEEE;02USEIEEE。STD_LOGIC_1164.ALL;03USEIEEE.STD_LOGIC_UNSIGNED.ALL;04ENTITYLED7CNTIS05PORT(CLR：INSTD_LOGIC;1006CLK：INSTD_LOGIC；07LED7S:OUTSTD_LOGIC_VECTOR（6DOWNTO0)）；08ENDLED7CNT；09ARCHITECTUREoneOFLED7CNTIS10SIGNALTMP:STD_LOGIC_VECTOR（3DOWNTO0)；11BEGIN12CNT：PROCESS(CLR,CLK)13BEGIN14IFCLR=’1’THEN15TMP〈=0；16ELSEIFCLK'EVENTANDCLK='1'THEN17TMP〈=TMP+1;18ENDIF;19ENDPROCESS；20OUTLED:PROCESS(TMP)21BEGIN22CASETMPIS23WHEN”0000”=〉LED7S〈=”0111111”;24WHEN”0001”=>LED7S<=”0000110"；25WHEN”0010"=>LED7S<="1011011”；26WHEN”0011"=>LED7S<="1001