数字电路与逻辑设计数据转换与存储

数字电路与逻辑设计数据转换与存储第1页，共38页，2023年，2月20日，星期五本章内容7.1数/模转换器7.2模/数转换器7.3数据存储7.4存储器的应用4/10/2023第2页，共38页，2023年，2月20日，星期五7.1

数/模转换器第3页，共38页，2023年，2月20日，星期五基本工作原理

DAC是将输入的二进制数字信号转换成模拟信号，以电压或电流的形式输出。常用的线性DAC的输出模拟电压Uo或模拟电流Io和输入数字量D之间成正比关系，即Uo=KUD或Io=KID式中的KU和KI皆为常数DAC的一般结构DAC有电压输出和电流输出两种类型4/10/2023第4页，共38页，2023年，2月20日，星期五权电阻网络DACn位权电阻网络DAC如下图所示。它由数据锁存器、模拟电子开关(Si)、权电阻解码网络、运算放大器及基准电压UR组成。集成运算放大器作为求和权电阻网络的缓冲，主要用来减少输出模拟信号负载变化的影响，并利用Rf=R/2将电流转换为电压输出，即4/10/2023第5页，共38页，2023年，2月20日，星期五

倒T型电阻网络DAC电路中，只有R和2R两种电阻，构成T型网络。开关Sn-1~S0是在运算放大器求和点(虚地)和地之间转换。因此无论开关在任何位置，电阻2R总是和地相接，因而流过2R电阻上的电流不随开关位置变化而变化，该电流是恒流，开关速度较高。从左图中可以看出，由UR向里看的等效电阻为R，数码无论是0还是1，开关Si都相当接地。因此，由UR流出的总电流为I=UR/R，而流入2R支路的电流以2的倍数递减，因此流入运算放大器的电流为运算放大器的输出电压为若Rf=R，将I=UR/R代入上式，则有：

U的变化范围是0~(2-n-1)UR。倒T型电阻网络DAC4/10/2023第6页，共38页，2023年，2月20日，星期五主要技术指标分辨率

分辨率指输入数字量从全0变化到最低有效位为1时，对应输出可分辨的电压变化量∆U与最大输出电压Um之比，即分辨率为∆U/Um=1/(2n-1)。分辨率越高，转换时对输入量的微小变化的反应越灵敏。在电路的稳定性和精度能保证时，分辨率与输入数字量的位数有关，n越大，分辨率越高。转换精度

转换精度是实际输出值与理论计算值之差，这种差值由转换过程中的各种误差引起，主要指静态误差，它包括：(1)非线性误差；(2)比例系数误差；(3)漂移误差。建立时间

从数字信号输入DAC起，到输出电流(或电压)达到稳态值所需的时间成为建立时间。建立时间的大小决定了转换速度。目前8~12位单片集成DAC(不包括运算放大器)的建立时间可以在1μs内。4/10/2023第7页，共38页，2023年，2月20日，星期五应用示例[例7.1.1]某倒T型电阻网络DAC，将其输入值从最小以1递增至最大，再以1递减至最小，周而复始，产生一周期为51ms的三角波。要求其波形峰峰值(最大值与最小值之差)2V±1%，最小分辨电压不大于10mV，试确定DAC的主要参数。解：确定DAC的三个参数，即位数n、参考电压UR、转换时钟CLK的周期(1)确定位数n。假定DAC输出最小值为0V，峰峰值为2V±1%，则波形最大值为1.98V≤Um≤2.02V。由题意可知DAC可分辨电压变化量∆U≤10mV。DAC分辨率为1/(2n-1)=∆U/Um，所以n=lb(Um/∆U+1)≥lb(1.98/0.01+1)>7.6n取最小值8，即DAC位数为8。(2)确定参考电压UR。由于输出最大值Um=(2-n-1)UR，所以UR=-Um/(1-2-8)即-2.028V<UR≤-1.987V，UR取-2V。实际最小分辨电压为∆U=-UR/2n=7.8125mV。(3)确定转换时钟CLK的周期。一个周期内DAC输入值从0递增到最大值255再递减回到0，共需要256+254=510个CLK，即510Tclk=51ms。CLK周期为Tclk=51ms/510=100us，即频率为10KHz。4/10/2023第8页，共38页，2023年，2月20日，星期五7.2

模/数转换器第9页，共38页，2023年，2月20日，星期五基本工作原理取样和保持

取样(也称采样)是将时间上连续变化的信号Ui(t)转换为一系列等间隔的脉冲信号Us(t)，脉冲的幅度取决于输入模拟量。取样后须加保持电路，得到最终结果Uo(t)，以方便量化和编码。

采样时钟的频率fs必须大于信号所含的最大的频率值的2倍，通常取3~5倍，采样周期Ts=1/fs。

例1：信号最大频率为10MHz，那么采样频率至少20MHz，最佳采样频率取30MHz~50MHz。

例2：如果器件规定转换时钟最大值为80MHz，那么输入信号的最大频率不能超过40MHz。4/10/2023第10页，共38页，2023年，2月20日，星期五基本工作原理量化和编码

用数字量来表示连续变化的模拟量时就有一个类似于四舍五入的近似问题。必须将取样后的样值电平归化到与之接近的离散电平上，这个过程称为量化，指定的离散电平称为量化电平。用二进制代码来表示各个量化电平的过程称为编码。两个量化电平之间的差值称为量化间隔S，位数越多，量化等级越细，S就越小。取样保持后未量化的Uo值与归化到相应量化电平的Uq通常是不相等的，其差值称为量化误差δ，即δ=Uo-Uq。

量化的方法一般有以下两种：(1)只舍不入法，是将取样保持信号Uo不足一个S的尾数舍去，取其原整数；(2)有舍有入法，当Uo的尾数<S/2时，用舍尾取整法得其量化值，当Uo的尾数≥S/2时，用舍尾入整法得其量化值。4/10/2023第11页，共38页，2023年，2月20日，星期五基本工作原理功能描述

ADC可以采用如图(a)所示符号来描述，其中Ui是模拟输入，UR是参考电压输入，Dn-1···D0为转换输出，CLK为转换过程提供时钟，也称为采样时钟，转换在一个CLK周期内完成。n位ADC的输出与输入之间关系如图(b)所示，这种按照输入从小到大的顺序进行递增编码称为偏移二进制输出。输出值范围为0~2n-1。偏移二进制输出转换规则为：4/10/2023第12页，共38页，2023年，2月20日，星期五ADC主要电路形式计数斜波式ADC

计数斜波式ADC原理框图如下图所示，它由n位二进制计数器、DAC和电压比较器组成。

DAC接收二进制计数器输出的数字信号，产生斜波式的模拟输出电压Uo与输入信号Ui比较。这种电路简单，但速度较慢，最大转换时间为(2n-1)TCP，其中TCP为计数器时钟脉冲周期。逐次逼近式ADC

逐次逼近式ADC结构框图如下图所示，它由电压比较器、DAC、逐次逼近寄存器与控制逻辑等部分构成。

这种转换器将转换的模拟电压Ui与一系列基准电压作比较。比较是从高位到低位逐位进行的，并依次确定各位数码是1还是0。逐次逼近比较式ADC的数码位数越多，转换结果越精确，但转换时间越长。4/10/2023第13页，共38页，2023年，2月20日，星期五双积分型ADC双积分型ADC转换原理是先将模拟电压Ui转换成与其大小成正比的时间间隔T，再利用基准时钟脉冲通过计数器将T变换成数字量。下图是双积分型ADC的原理框图，它由积分器、零值比较器、时钟控制门G和二进制加法计数器等部分构成。

这种转换器被广泛应用于要求精度较高而转换速度要求不高的仪器中。并联比较型ADC

并联比较型ADC的电原理图如下图所示。该电路由电压比较器、寄存器和编码器三部分构成。

并联比较型ADC的转换速度很快，其转换速度实际上取决于器件的速度和时钟脉冲的宽度。但电路复杂，其转换精度将受分压网络和电压比较器灵敏度的限制。因此，这种转换器适用于高速，精度较低的场合。ADC主要电路形式4/10/2023第14页，共38页，2023年，2月20日，星期五主要指标分辨率

从理论上讲，一个n位二进制输出的ADC可以区分输入模拟电压的2n个不同量级，能区分输入模拟电压的最小差异，即分辨率，∆=FSR/2n，FSR为满量程输入。例如，ADC的输出为12位二进制数，最大输入模拟信号为10V，则其分辨率∆=10V/212=2.44mV。转换速度

转换速度是指完成一次转换所需要的时间。转换时间是从接收到转换启动信号开始，到输出端获得稳定的数字信号所经过的时间。转换速度取决于转换电路的类型，双积分型最慢，需要几百毫秒左右；逐次逼近型较快，需要几十微秒；并联型最快，仅需几十纳秒。相对精度

在理想情况下，输入模拟信号所有转换点应当在一条直线上，但实际上做不到这一点。相对精度是指实际的转换点偏离理想特性的误差，一般用最低有效位来表示。例如，某10位二进制输出的ADC在室温和标准电源电压的条件下，转换误差≤±LSB/2。当使用环境发生变化时，转换误差也将发生变化。4/10/2023第15页，共38页，2023年，2月20日，星期五应用示例[例7.2.1]

某ADC对正弦信号x(t)=sin(4π106t)进行采样，采样起点为100ns，要求分辨率不大于10mV，试确定ADC电路的参数和以及采样结果。解：正弦信号频率为2MHz，而采样频率fs至少为2M2=4MHz。采样频率fs取3~5倍最大频率，本例取4倍，即fs=2M4=8MHz。

正弦信号的峰峰值为2V，即ADC满量程输入为2V。要求分辨率∆≤10mV，故∆=2V/2n≤10mV，由此可以得出2n≥200，n≥8。本例n取最小值8，此时∆≈7.8mV。

采用补码二进制输出时，0V输入信号的采样结果仍为0。补码二进制输出时线性转换输入电压范围为-UR/2~(1-2-8)UR/2，但输入电压以0V对称，所以有(UR-∆)/2≥1V，即UR≥2V+7.8mV，本例∆

取值精确到0.1V，故UR=2.1V。4/10/2023第16页，共38页，2023年，2月20日，星期五应用示例

采样时刻从t=100ns开始，第n个采样时刻的时间t=100ns+nTs，信号的采样结果为其中n%4是n除以4的余数。

采样值为0.95106的补码二进制输出为

[280.951062.1]=116=(01110100)2，

采样值为-0.95106的补码二进制输出为

[28-0.951062.1]=-116=(10001100)2，

采样值为0.30902的补码二进制输出为

[280.309022.1]=38=(00100110)2，

采样值为-0.30902的补码二进制输出为

[28-0.309022.1]=-38=(11011010)2。

故ADC循环输出(01110100)2、(00100110)2、(10001100)2、(11011010)2。4/10/2023第17页，共38页，2023年，2月20日，星期五7.3

数据存储第18页，共38页，2023年，2月20日，星期五存储器内部由地址译码、存储矩阵、读写控制和输入/输出控制这四个基本单元构成。存储器原理存储矩阵由2n个存储单元构成，每个存储单元可以保存m位，因此存储器的容量通常表示为2n×mb，其中b代表位(bit)。存储器采用n个输入端A0~An-1来选择存储矩阵中的某一个存储单元，这n个输入端称为地址线。单口存储器通过m个输入/输出端D0~Dm-1与所选中的存储单元进行m位数据操作，这m个输入/输出端称为数据线。数据线内部采用三态门实现双向传输。存储器有读和写两种操作。通常将数据线上的数据输入存储器进行保存的操作称为写，将数据从存储器中输出到数据线上的操作称为读。读操作写操作4/10/2023第19页，共38页，2023年，2月20日，星期五存储器原理数据线上的读写操作由三个低电平有效的输入信号CS和R/W共同决定。其规则为：①当CS=0、R/W=1时，存储器进行读操作，数据线为输出；②当CS=0、R/W=0时，存储器进行写操作，数据线为输入；③当CS=1时，无论读/写控制信号是否有效，存储器都没有操作，数据线都为高阻态。4/10/2023第20页，共38页，2023年，2月20日，星期五只读存储器(ROM)

ROM主要由地址译码器、存储矩阵和输出缓冲器三部分组成，其基本结构如下图所示。4/10/2023第21页，共38页，2023年，2月20日，星期五地址数据A1A0D3D2D1D0001101011010100100110101只读存储器(ROM)4×4位ROM的等效结构4/10/2023第22页，共38页，2023年，2月20日，星期五

RAM主要由存储矩阵、地址译码器和读写控制电路三部分组成，如下图所示。随机存取存储器(RAM)4/10/2023第23页，共38页，2023年，2月20日，星期五7.4

存储器的应用第24页，共38页，2023年，2月20日，星期五存储扩展字扩展

采用若干个存储器构成具有更多地址的存储空间。

扩展后的存储空间共有n+k条地址线和m条数据线，故存储容量为2n+k×mb。位扩展

采用若干个存储器构成具有更大位宽的存储空间。

扩展后存储空间共有n条地址线和M×m条数据线，故存储容量为2n×M×mb。4/10/2023第25页，共38页，2023年，2月20日，星期五存储扩展的应用示例[例7.4.1]利用10244位RAM构建一个容量为10248位的存储空间。解：所需要构造的存储空间的字数为1024、字长为8，而实际RAM的字数为1024、字长为4，因此需要84=2片10244位RAM进行位扩展。位扩展电路如下所示。4/10/2023第26页，共38页，2023年，2月20日，星期五存储扩展的应用示例[例7.4.2]某系统需要容量为40968位的存储空间，现有若干片10248位RAM，给出容量扩展连接图。解：存储空间和RAM的字长都是8，不需要位扩展。所需字数为4096，而RAM的字数只有1024，因此需要40961024=4片RAM进行字扩展。存储空间的地址线为12个，即A11~A0，其中A9~A0连接10248位RAM的地址线，A11和A10作为译码输入。A11A10为00时，1#RAM工作；

为01时，2#RAM工作；

为10时，3#RAM工作；

为11时，4#RAM工作。每次只有一片RAM工作，不同的地址范围所用的RAM不同，整个容量是4片RAM的容量之和。

字扩展电路如右图所示。4/10/2023第27页，共38页，2023年，2月20日，星期五

存储器的地址译码器实现了输入变量的“与”运算，形成了输入的所有最小项，存储矩阵形成了某些最小项的“或”运算。因此存储器可以看成是一个“与－或逻辑网络”，即由与阵列和或阵列构成的逻辑电路，可以采用如下图所示的阵列框图来表示。

存储器的与、或阵列用符号阵列图来表示。与阵列的输入是地址及其反变量，输出是字线，输入线和输出线垂直。任一字线是由输入构成的最小项，是与运算的结果，它与相应输入线的交叉处画“•”来表示所存在逻辑关系。或阵列的输入是字线，输出是位线，两者互相垂直。任一位线是由若干字线构成的或运算输出，它与相关字线的交叉处画“•”(固定连接)或“”(编程连接)来表示所存在的逻辑关系。组合逻辑实现4/10/2023第28页，共38页，2023年，2月20日，星期五组合逻辑实现逻辑关系为：

W0=A1A0,W1=A1A0,

W2=A1A0,W3=A1A0,

D0=W0+W1+W3,

D1=W0+W1+W2,

D2=W2+W3,

D3=W0+W3。真值表A1A0D3D2D1D00010110100111001101111014/10/2023第29页，共38页，2023年，2月20日，星期五组合逻辑实现[例7.4.3]某逻辑电路的真值表如下表所示，画出采可编程ROM实现的阵列图。A3A2A1A0F3F2F1F0A3A2A1A0F3F2F1F0000000001000110000010001100111010010001110101111001100101011111001000110110010100101011111011011011001011110100101110100111110004/10/2023第30页，共38页，2023年，2月20日，星期五组合逻辑实现解：该电路的最小项标准式为：F0=m(1,2,5,6,9,10,13,14) F1=m(2,3,4,5,10,11,12,13)F2=m(4,5,6,7,8,9,10,11) F3=m(8,9,10,11,12,13,14,15)

PROM的与阵列产生了输入变量的最小项，其存储元件为固定连接，所以用“•”表示；或阵列实现了各输出的最小项之和，其存储元件为编程连接，所以用“”表示。阵列图如右图所示。4/10/2023第31页，共38页，2023年，2月20日，星期五组合逻辑实现[例7.4.4]采用可编程ROM和寄存器设计时序逻辑电路产生序列1001100101。解：设计一个计数器，其输出通过组合逻辑网络产生序列。(1)求计数器模值，确定状态及状态转移表：序列长度为10，故计数器模为10，状态为0~9，采用4比特来表示状态Q，记为Q3Q2Q1Q0。状态转移表如右表所示。Q3Q2Q1Q0Q3n+1Q2n+1Q1n+1Q0n+1000000010001001000100011001101000100010101010110011001110111100010001001100100004/10/2023第32页，共38页，2023年，2月20日，星期五组合逻辑实现(2)确定触发器的激励函数和输出函数的真值表：状态方程为Qn+1=D，D为寄存器的输入，激励函数和输出函数的真值表如右表所示。输入输出Q3Q2Q1Q0Q3n+1Q2n+1Q1n+1Q0n+1Z0000000110001001000010001100011010010100010110101011000110011100111100011000100101001000014/10/2023第33页，共38页，2023年，2月20日，星期五组合逻辑实现(3)确定触发器的方程ROM容量：组合逻辑电路的输入为4位，即Q3Q2Q1Q0，输出为5位，即D3D2D1D0和Z。故ROM的地址为4位，字长为5位，容量为165位。(4)连接电路并根据真值表画如下图所示的阵列图。4/10/2023第34页，共38页，2023年，2月20日，星期五

队列是由n个元素构成的有限