数字滤波器设计方案

数字滤波器设计方案课题的目的和意义决的问题。上世纪60年月，数字信号处理在理论层上进展迅猛。其体系和框架表示。〔特定功能装置。应用数字滤波器处理模拟信号时，首先须对输入模拟信号进展两倍，其频率响应具有以抽样频率为间隔的周期重复特性，且以折叠频率即1/2数模转换、平滑。数字滤波器具有高精度、高牢靠性、可程控转变特性或复用、理以及其他应用领域都得到了广泛应用。它涉及到的领域很广，如通信系统，系航空航天，自动化仪器等。原理，硬件构造和实现方法进展争论具有肯定的意义。FPGA〔Field－ProgrammableGateArray，即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的根底上进一步进展的产物。它是作为专用集成抑制了原有可编程器件门电路数有限的缺点。FPGA承受了规律单元阵列LCA〔LogicCellArray〕这样一个概念，部包括CLB〔ConfigurableLogicBlockIOB〔Input〔CPLD具有不同的构造，FPGA利用小型查找表〔16×1RAM〕来实现组合规律，每个查DI/O，由此构成了即可实现组合规律功能又可实现时序规律功能的根本规律单元模块，I/OFPGA的规律功能以及各模块之间或模块与I/OFPGAFPGAFPGAFPGA正处于高速进展时期，型芯片的规模越大，本钱也越来越低，低端FPGA在通信、工业掌握、航空领域中广泛应用。FPGA行业集中度很高，几家美国公司把握着行业的“制空权”。特别是在ICFPGA的时间并不长，多数公司还处于学习阶段。AlteraXilinxFPGAFPGAFPGAEDAQuartusIIXilinxISEFPGA〔如原理图或者HDL语言把自己的设计输入到计算Max+PlusII把最终生成的配置数据通过下载电缆下载到芯片中，即完成了全部的工作。2023FPGACPLD(SOPC)成度的不断扩大，Altera始终能够同步推出与之相适应的开发工具，满足了设计者的要求，近年来始终保持着一年一个版本的更进度。FPGAQuartusIIAlteraXilinxFPGAFPGAFPGAEDAQuartusIIXilinxISEFPGA〔如原理图或者HDL语言把自己的设计输入到计Max+PlusII要把最终生成的配置数据通过下载电缆下载到芯片中，即完成了全部的工作。QuartusII是Altera公司在2023年推出的第四代开发工具，是一个集成FPGA和CPLD设计各个EDA件集成度的不断扩大，Altera始终能够同步推出与之相适应的开发工具，满足了设计者的要求，近年来始终保持这一年一个版本的更进度。Altera公司的QuartusIIQuartusIIVHDLVerilogVHDLVerilongHDLQuartusIIModelSim真工具。QuartusII软件除了进展基于FPGA的一般的数字系统开发外。还可以FPGADSPSOPCNiosIIIDENiosII理器的嵌入式系统开发。QuartusII软件的设计流程遵循典型的FPGA设计流程，包括设计输入，综2FIR数字滤波器的理论根底信号频谱的目的。实现。〔为所要求的输出离散时间信号的特定功能装置。应用数字滤波器处理模拟信号重复特性，且以折叠频率即1/2图像信号处理、医学生物信号处理以及其他应用领域都得到了广泛应用。FIR数字滤波器的分类FIR抽样响应是有限长的，因而滤波器是稳定的系统。等领域都有着广泛的应用。FIRFIR〔等同波浪法在本次设计过程中，运用的是Altera公司的QuartusII软件中的一款DSPBuilder设计工具，与MATLAB相结合，利用MATLABFPGAFIRSimulink中实现仿真。3FPGADSPDSP3G一切在功能实现，性能指标与本钱方面都在不断增加其要求。数字信号处理与模拟信号处理相比有很多优点，如相对于温度和工艺的变处理和操控。由于DSP与其他通用计算机技术相互区分的两个重要特性是实时流量要求DSP必要提高计算的执行速度了。DSPDSPDSP列重复地执行一样代码不终止的程序来描述。采样率来表征，也称为流量。〔或延迟元件〕之间的最长路径来定义DSP钟频率。与它的采样率一般是不一样的。FPGADSPDSP，DSP序列通过肯定的运算变换成输出序列。可以承受如下公式表示y(n)N

ax(nk)Mkk0

bx(nk)k在公式中系数a b通常都是通过理论计算或者MATLAB工具计算得到的。k，kFPGAak，kFPGA〔有限字长〕状况下，不同运算构造的误差，稳定性是不同的。FPGADSP了。实现嵌入式DSP的角度对所涉及的系统进展建模，方针和优化。FPGA应用要求，通过并行方式供给极高性能的信号处理力量。FPGADSP高度的并行性：FPGAFPGA行处理的引擎，对于多通道的DSP设计是抱负的器件;大的敏捷性，对于所设想的算法可以用特地的定制构造实现；价格不断降低，可以花费低的本钱实现设计系统的集成化。DSPBuilderDSPBuilder〔或算法级〕设计工具。DSPBuilder将TheVHDLAlteraRTLDSPBuilderMathWorksMATLAB/Simulink，以SimulinkBlocksetSimulinkSignalCompilerMATLAB/Simulink〔.mdl〕VHDL〔.vhd〕,TCLDSPBuilderSimulinkDSPBuilderDSPBuilderMegaCoreMatlabMatlabSimulink建立模型Simulink模型仿真mdl转成vhdl自动流程手动流程综合〔QuartusII,LeonardoSpectrum,Synplify)综合〔QuartusII,LeonardoSpectrum，HDL仿真(ModelSim)Synplify)ATOMNetlist产生QuartusIIQuartusII生成编程文件〔.pof，.sof〕下载至硬件3.1DSPBuilder设计流程图DSPBuilder位宽设计规章SimulinkFPGA对于硬件电路设计，Simulink在资源与性能之间找到一个折衷的方案，以到达最高的性价比。频率设计规章，DSPBuilderSimulinkDSPBuilder〔如DelaySimulinkDSPBuilderVHDLclock，aclr。，DSPBuilderPLL块输出时钟组中的某一时钟的上升沿工作，相应的系统就成俄日多时钟系统。DSPBuilderSimulinkDSPDSPBuilder〔Tsamp〕资源中进展规定。当利用多个采样周期时，DSPBuilderDSPBuilder〔PLLClock_Derive。时序关系比照间的存在关系比照。4FPGAFIR设计方案滤波器滤波器参数确定利用MATLAB工具箱设计滤波器DSPBuilder设计工具中滤波器模块滤波器系数确定并量化乘加子系统的搭建DSPBuilder设计工具中滤波器模块MATLAB工具箱中的滤波器模块FIR滤波器模型的建立4.1滤波器设计流程图50MHz,Fpass1MHz，Apass1dB,Astop30dB.FDATool器的设计、分析和性能评估。器的设计、分析和性能评估。所示，4.2FDAToolFIR，Fs50MHz，通带截止频率Fpass1MHz，阻带截止频率Fstop4MHz，4.34.3滤波器设计图FPGA滤波器设计完全后，首先导出以双精度形式给出的滤波器系数，而依据DSPFPGAFPGA导出系数文件滤波器设计完成后，设置导出系数文件的格式与数据类型，导出窗口如图所示，4.4导出系数文件格式和数据类型4.54.5滤波器双精度系数4.3.2FPGA依据DSPBuilder的位宽设计规章：在Simulink中，全部数据是利用双精度〔double〕来表示的，它是64FPGASimulinkFPGAMATLAB4.64.6双精度系数转换定点数最终得处处理后的滤波器系数如图4.7所示。4.7定点数滤波器系数FIR在SimulinkMATLABDSPBuilderFPGAFIR乘加子系统的搭建添加5个AlteraDSPBuilderBlockset文件夹中，Arithmetic库中的MultiplyAdd4.8MultiplyAddMultiplyAdd4.94.104.9MultiplyAdd〔Main〕4.10MultiplyAdd〔OptionalPortsandSettings〕FIR【506375859397979385756350372724-6】ParallelAdderSubtractor4.11ParallelAdderSubtractor参数设置如图4.12所示。4.12ParallelAdderSubtractor将各模块进展连线，并选中全部模块，创立乘加子系统，如图4.13所示。4.13创立子系统4.14乘加子系统该子系统中每个乘加模块输入位宽为34，由于每两个乘加模块输出求和需38滤波器模块的添加和模块参数设置参加正弦信号产生模块2Simulink，SourcesSineWave4.15SineWave4.16SineWave14.17SineWave24.17500KHz5MHzAddSimulink，MathOperationsAdd4.18Add承受默认参数设置。InputOutputBlockset，IO&BusInputOutput模块，4.19InputOutput4.20Input设置有符号整数均为16位，如图4.20所示。ShiftTapsBlockset，StorageShiftTaps块，4.21ShiftTaps4.22ShiftTapsNumberofTaps20，DistanceBetweenTaps1，4.22BusConversionBlockset，IO&BusBusConversion模块，4.23BusConversion4.24BusConversion38。由于4.31024，所以这里需要将滤波器结1024，104.24clockAlteraDSPBuilderBlockset，AltLabclock4.25clock4.26clockClockPeriod20ns,SimulinkSampleTime2e-8，如图4.26SignalCompiler文件夹中，AltLabSignalCompiler模块，4.27SignalCompiler承受默认参数设置。ScopeSimulink，SinkaScope4.28Scope4.29Scope设置通道数为4，如图4.29所示。各模块的连接4.304.30FIR5Simulink否正确。仿真时间设定5.1仿真时间设定parameters，Stoptime5e-5。示波器模块显示仿真前，双击示波器模块，弹出示波器显示窗口。5.2仿真前示波器模块无显示Autoscale5.3仿真后示波器模块显示仿真结果分析50MHz，通带截止频Fpass1MHzFstop4MHzApass1dB，Astop30dB。仿真完毕后，观看示波器模块，5.4示波器第一栏显示波形示波器第一栏为频率为500KHz的正弦波，5.5示波器其次栏显示波形示波器其次栏为频率为5MHz的正弦波，5.6示波器第三栏显示波形示波器第三栏为第一栏和其次栏的两列正弦波叠加后的波形，5.7示波器第四栏显示波形〔即第一栏和其次栏的两列正弦波叠加后的波形FIR从示波器仿真显示的结果中，可以观看到5MHz的高频信号通过FIR低通滤将会被滤除。6FPGAFIRFPGADSPFPGAQuartusIIDSPBuilderMATLABFDAToolDSPBuilder设计规章，表现出了FPGA实现DSP的特点。同时也考虑到了两者不兼容之处，通过合理的转换加以处理。FPGADSP本文层次清楚明白，易于理解。(DDS)FPGAFIRSignalTapFPGAQuartusIIDE2SignalTapIILogicAnalyzerFPGA确性了。很大的进展空间；最终是有待提高创思维的力量。趋势有了一个全方面的生疏。对于我今后的学习或者是工作肯定会有很大的帮助。参考文献马建国，孟宪元.电子设计自动化技术根底[M].：清华大学,2023孟宪元，钱伟康.FPGA[M].：电子工业,2023MichaelD.Ciletti.VerilogHDL[M].：电子工业,2023徐光辉，程东旭，黄如等.基于FFGA[M].：电子工业，2023SteveKilts.AdvancedFPGADesign[M].NewYork：Wiley-IEEEPress,2023D.A.Pucknell,