EDA技术(VHDL)试卷答案【模板】

一、单项选择题（30分）1．以下描绘错误的选项是CA．QuartusII是Altera供给的FPGA/CPLD集成开发环境B．Altera是世界上最大的可编程逻辑器件供给商之一C．MAX+plusII是Altera前一代FPGA/CPLD集成开发环境QuartusII的更新换代新产品D．QuartusII完好支持VHDL、Verilog的设计流程2．以下工具中属于FPGA/CPLD开发工具中的专用综合器的是BA．ModelSimB．LeonardoSpectrumC．ActiveHDLD．QuartusII3．以下器件中属于Xilinx企业生产的是CA．ispLSI系列器件B．MAX系列器件题C．XC9500系列器件D．FLEX系列器件4．以下对于信号和变量的描绘中错误的选项是B名答A．信号是描绘硬件系统的基本数据对象,它的性质近似于连结线B．信号的定义范围是构造体、进度//在整个构造体的任何地方都能使用姓C．除了没有方向说明之外，信号与实体的端口观点是一致的得D．在进度中不可以将变量列入敏感信号列表中不5．以下对于状态机的描绘中正确的选项是BA．Moore型状态机其输出是目前状态和全部输入的函数号内//Mealy型状态机其输出信号是目前状态和目前输入的函数B．与Moore型状态机对比，Mealy型的输出变化要当先一个时钟周期学线C．Mealy型状态机其输出是目前状态的函数D．以上都不对封6．以下表记符中，B是不合法的表记符。密A．PP0B．ENDC．Not_AckD．sig级7．大规模可编程器件主要有FPGA、CPLD两类，以下对CPLD构造与工作原理的描绘中，正确的选项是C。班A//．FPGA即是现场可编程逻辑器件的英文简称CPLD复杂可编程逻辑器件B．CPLD是鉴于查找表构造的可编程逻辑器件C．初期的CPLD是从GAL的构造扩展而来D．在Altera企业生产的器件中，FLEX10K系列属CPLD构造8．综合是EDA设计流程的重点步骤，在下边对综合的描绘中，D是错误的。A．综合就是把抽象设计层次中的一种表示转变成另一种表示的过程B．综合就是将电路的高级语言转变成初级的,可与FPGA/CPLD的基本结构相映照的网表文件C．为实现系统的速度、面积、性能的要求，需要对综合加以拘束，称为综合拘束D．综合可理解为，将软件描绘与给定的硬件构造用电路网表文件表示的映照过程，而且这类映照关系是独一的（即综合结果是独一的）

9．嵌套使用IF语句，其综合结果可实现A。A．带优先级且条件相与的逻辑电路B．条件相或的逻辑电路C．三态控制电路D．双向控制电路10．在VHDL语言中，以下对时钟边缘检测描绘中，错误的选项是D。A．ifclk’eventandclk=‘1'thenB．iffalling_edge（clk)thenC．ifclk’eventandclk=‘0’thenD．ifclk’stableandnotclk=‘1'then11．以下那个流程是正确的鉴于EDA软件的FPGA/CPLD设计流程BA．原理图/HDL文本输入→适配→综合→功能仿真→编程下载→硬件测试B．原理图/HDL文本输入→功能仿真→综合→适配→编程下载→硬件测试C．原理图/HDL文本输入→功能仿真→综合→编程下载→→适配硬件测试；D．原理图/HDL文本输入→功能仿真→适配→编程下载→综合→硬件测试12．在VHDL语言中，以下对进度(PROCESS）语句的语句构造及语法例则的描述中，正确的选项是A。A．PROCESS为一无穷循环语句；敏感信号发生更新时启动进度，履行达成后，等候下一次进度启动B．敏感信号参数表中,应列出进度中使用的全部输入信号C．进度由说明部分、构造体部分、和敏感信号参数表三部分构成D．目行进度中申明的变量也可用于其余进度13．以下语句中,不属于并行语句的是BA．进度语句B．CASE语句次序语句C．元件例化语句D．WHENELSE语句14．VHDL语言共支持四种常用库，此中哪一种库是用户的VHDL设计现行工作库DA．IEEE库B．VITAL库C．STD库D．WORK库15．VHDL语言是一种构造化设计语言；一个设计实体（电路模块）包含实体与构造体两部分，构造体描绘D设计实体内部构造和外面设计实体端口的逻辑关系A．器件外面特征B．器件的综合拘束C．器件外面特征与内部功能D．器件的内部功能二、EDA名词解说，写出以下缩写的中文含义（10分）1．CPLD：复杂可编程逻辑器件2．ASIC:专用集成电路3．LUT:查找表4．EDA：电子设计自动化5．ROM：只读储存器三、程序填空题(20分)第1页（共3页）题名答姓得不内号学线封密级班

以下是一个模为24（0～23）的8421BCD码加法计数器VHDL描绘，请增补完好LIBRARYIEEE；USEIEEE。STD_LOGIC_1164.ALL;ENTITYtbISPORT(CLK:INSTD_LOGIC；SHI，GE:OUTINTEGERRANGE0TO9）;END；ARCHITECTUREbhvOFtbISSIGNALSHI1，GE1：INTEGERRANGE0TO9;BEGINPROCESS(CLK)BEGINIFCLK’EVENTANDCLK=’1’thenIFGE1=9THENGE1〈=0；SHI1〈=SHI1+1;ELSIFSHI1=2ANDGE1=3THENSHI1<=0；GE1〈=0；ELSEGE1〈=GE1+1;ENDIF；ENDIF；ENDPROCESS；GE<=GE1;SHI<=SHI1；ENDbhv；四、程序改错题(认真阅读以下程序后回答以下问题，12分）LIBRARYIEEE;USEIEEE。STD_LOGIC_1164。ALL;USEIEEE.STD_LOGIC_UNSIGNED。ALL；ENTITYgcISPORT（CLK:INSTD_LOGIC;6Q：OUTSTD_LOGIC_VECTOR(3DOWNTO）);0ENDgc；ARCHITECTUREbhvOFgcISSIGNALQ1:RANGE0TO9；BEGINPROCESS(clk,Q)

BEGINIFRISING_EDGE(CLK)THEN14IFQ1<"1001”THEN15Q1<=Q1+1；16ELSE17Q1〈=(OTHERS=>'0’）；18ENDIF；ENDIF;ENDPROCESS；Q<=Q1；ENDbhv;程序编译时，提示的错误为：Error：Line9:Filee：\mywork\test\gc.vhd:VHDLsyntaxerror:subtypeindicationmusthaveresolutionfunctionortypemark,butfoundRANGEinsteadError:Line11:Filee：\mywork\test\gc.vhd:interfaceDeclarationerror：can'treadport"Q"ofmodeOUT请回答以下问题：在程序中存在两处错误，试指出并修更正确(假如是缺乏语句请指出应当插入的行号）答:（1）第9行有误，SIGNALQ1:RANGE0TO9数据种类有误，应当改成SIGNALQ1：STD_LOGIC_VECTOR（3DOWNTO0)（2)第11行有误，敏感信号列表中不可以出现输出端口,应当改成PROCESS(clk)第2页（共3页）五、（28分）SIGNALcurrent_state，next_state：state_type;1．试用VHDL描绘一个外面特征以下图的D触发器.（10分)BEGIN参照程序以下:P1：PROCESS（clk,reset)LIBRARYIEEE；BEGINUSEIEEE.STD_LOGIC_1164.ALL;IFreset=‘1’THENcurrent_state〈=s0；ENTITYmydffISELSIFclk=’1’ANDclk'EVENTTHENPORT（CLK:INSTD_LOGIC;current_state〈=next_state;D:INSTD_LOGIC;ENDIF;Q：OUTSTD_LOGIC）;ENDPROCESS;END;P2：PROCESS（current_state)ARCHITECTUREbhvOFmydffISBEGIN题BEGINcasecurrent_stateisPROCESS(CLK）WHENs0=〉IFin1=‘1'THENnext_state<=s1；名答BEGINELSEnext_state〈=s0；IFCLK’EVENTANDCLK='1'THENENDIF；姓Q〈=D;WHENs1=〉IFin1=’0'THENnext_state〈=S2;得ENDIF；ELSEnext_state<=s1；不ENDPROCESS;ENDIF；END;WHENs2=〉IFin1=’1’THENnext_state<=S3;号内ELSEnext_state〈=s2；2。以下图为某一状态机对应的状态图,试用VHDL语言描绘这一状态机。（18分）ENDIF；学线其余/0000其余/1001WHENs3=>IFin1=’0'THENnext_state<=S0；1/1001S1ELSEnext_state〈=s3；ENDIF;封S0endcase;密ENDPROCESS;级0/00000/1100p3：PROCESS（current_state）BEGIN班其余/1100其余/1111casecurrent_stateis1/1111S3S2WHENs0=>IFin1=‘1’THENout1<=“1001”；ELSEout1〈=”0000”;ENDIF；参照程序以下:WHENs1=>IFin1=’0’THENout1〈=”1100"；LIBRARYIEEE；ELSEout1<=”1001”；ENDIF;USEIEEE。STD_LOGIC_1164.ALL;WHENs2=〉IFin1='1'THENout1<="1111”；ENTITYFSM2ISELSEout1<="1001”；E