微机原理与接口技术半导体存储器

微机原理与接口技术半导体存储器第1页，共67页，2023年，2月20日，星期四第5章

半导体存储器5.1 概述5.2 随机读写存储器5.3 只读存储器5.4 CPU与存储器连接5.5 内存管理第2页，共67页，2023年，2月20日，星期四5.1

概述存储器：将处理问题的程序和所需的数据存储起来，处理时CPU自动而连续地从存储器中取出指令并执行指令规定的操作，中间数据也是利用存储器进行保存——内存储器，简称存储器。存储体系结构：寄存器——位于CPU中高速缓存（Cache）——由静态RAM芯片构成主存——由半导体存储器(ROM/RAM)构成辅存——指磁盘、磁带、磁鼓、光盘等大容量存储器，采用磁、光原理工作本章介绍半导体存储器及组成主存的方法CPU(寄存器)CACHE主存(内存)辅存(外存)3第3页，共67页，2023年，2月20日，星期四5.1

概述存储器的分类：按存储介质分类：半导体存储器：用半导体元件组成的存储器，通常用作内存磁存储器：用磁性材料组成的存储器，通常用作辅存主要包括磁盘、磁带、磁芯光存储器：用光学原理制成的存储器，通常用作辅存按所处的位置及功能分类：内存：通常插在主板上，存放当前正在运行的程序和数据存取速度快、容量相对较小、价格高；不能长期保存信息外存：位于主板的外部，存放当前暂不使用的程序和数据存取速度慢、容量大、价格便宜；可长期保存信息4第4页，共67页，2023年，2月20日，星期四5.1

概述按存存取方式分类：随机存取存储器RAM（RandomAccessMemory）——半导体存储器指存储器中的内容根据需要可随机地采取或修改且采取时间与存储单元的物理位置无关，主要用作内存。只读存储器ROM（ReadOnlyMemory）——半导体存储器指存储器中的内容在一般情况下只能读出而不能写入或修改，主要用于存储系统引导程序、监控程序或OS的基本输入/输出部分（BIOS）。顺序存取存储器SAM（SeqentialAccessMemory）：指存储器中的内容只能按某种顺序进行存取，且采取时间与存储单元的物理位置有关，如磁带，一般用作外存。直接存取存储器DAM（DirectAccessMemory）：指存储器采取数据时不必对存储介质事先做顺序搜索而直接采取信息，如磁盘、部分光盘，一般用作外存。5第5页，共67页，2023年，2月20日，星期四5.1

概述半导体存储器的分类按器件原理分类：双极型：速度快、集成度低、功耗大MOS型：速度慢、集成度高、功耗低按存取方式（或读写方式）分类：随机存取存储器RAM：可读可写、断电丢失只读存储器ROM：正常只读、断电不丢失6第6页，共67页，2023年，2月20日，星期四5.1

概述半导体存储器的分类半导体存储器RAMROM静态RAM（SRAM）——主要用于Cache动态RAM（DRAM）——主要用于内存条掩膜式ROM一次性可编程ROM（PROM）紫外线擦除可编程ROM（EPROM）——用于ROM-BIOS电擦除可编程ROM（EEPROM）闪存（FlashMemory）——新一代ROM-BIOS7第7页，共67页，2023年，2月20日，星期四5.1

概述存储器的性能指标存储器容量：存储1位二进制信息的单元称为1个存储元。对于32MB的存储器，其内部有32M×8bit个存储元。存储器芯片多为×8结构，称为字节单元。在标定存储器容量时，经常同时标出存储单元的数目和每个存储单元包含的位数：存储器芯片容量=存储单元数M×每单元数据位数N如：芯片有2048个单元，每单元存放8位二进制数，则容量为：2048×8b=2K×8b=2KB=16Kb例如，Intel2114芯片容量为1K×4位，6264为8K×8位。8第8页，共67页，2023年，2月20日，星期四5.1

概述存储器的性能指标存取周期：存储器的存取周期是指从接收地址，到实现一次完整的读出或写入数据的时间，是存储器进行连续读或写操作所允许的最短时间间隔。内存的存取速度通常以ns为单位——半导体存储器的最大存取时间通常为几十到几百纳秒ns可靠性：计算机要正确地运行，就要求存储器系统具有很高的可靠性，存储器的可靠性直接与构成它的芯片有关。9第9页，共67页，2023年，2月20日，星期四5.1

概述存储器的性能指标功耗半导体存储器属于大规模集成电路，集成度高，体积小，但是不易散热，因此在保证速度的前提下应尽量减小功耗。一般而言，MOS型存储器的功耗小于相同容量的双极型存储器。例如HM62256的功耗为40mW~200mW。

集成度

半导体存储器的集成度是指在一块数平方毫米芯片上所制作的基本存储单元数，常以“位/片”表示，也可以用“字节/片”表示。10第10页，共67页，2023年，2月20日，星期四第5章

半导体存储器5.1 概述5.2 随机读写存储器5.3 只读存储器5.4 CPU与存储器连接5.5 内存管理第11页，共67页，2023年，2月20日，星期四5.2 随机读写存储器MOS型RAM的基本存储电路采用MOS管制成按制造工艺分为：NMOS、PMOS、CMOS、HMOS型按信息存储方式分为：静态RAM、动态RAM静态RAM（SRAM——StaticRAM）：基本电路：一般由MOS晶体管触发器组成，依靠触发器存储每位二进制信息，只要不断电，所存信息不会丢失优点：速度快、稳定可靠，不需外加刷新电路，使用方便缺点：集成度低、功耗大动态RAM（DRAM——DynamicRAM）：基本电路：以MOS晶体管的栅极和衬底间的电容来存储二进制信息，由于电容存在泄漏现象，需周期性对DRAM进行刷新优点：集成度高、成本低、功耗小缺点：需外加刷新电路，速度比SRAM慢12第12页，共67页，2023年，2月20日，星期四5.2 随机读写存储器1.静态RAM——基本存储电路：图：六管静态RAM基本存储电路选择线T5I/OABT1T2T4T6VccI/OT313第13页，共67页，2023年，2月20日，星期四5.2 随机读写存储器1.静态RAM——常见存储芯片表：常见RAM芯片（Intel产品）型号存储容量最大存取时间所用工艺所需电源管脚数2114A1K×4100~250nsHMOS＋5V182115A1K×845~95nsNMOS＋5V1621281K×8150~200nsHMOS＋5V2461162K×8200nsCMOS＋5V2462648K×8200nsCMOS＋5V286212816K×8200nsCMOS＋5V286225632K×8200nsCMOS＋5V2814第14页，共67页，2023年，2月20日，星期四5.2 随机读写存储器1.静态RAM——常见存储芯片：Intel2114（1K×4）Intel2114RAM存储器芯片为具有18引脚的双列直插式集成电路芯片A9~A0：10根地址信号I/O4~I/O1：双向数据信号WE：读/写控制信号CS：片选信号Vcc：+5V

GND：地芯片容量：可寻址的单元数：210=1K每单元数据位数：4容量：210×4＝1K×4b123456789181716151413121110VccA7A8A9I/O1I/O2I/O3I/O4WEA6A5A4A3A0A1A2CSGNDIntel211415第15页，共67页，2023年，2月20日，星期四5.2 随机读写存储器1.静态RAM——常见存储芯片：Intel6264（8K×8）具有28引脚的双列直插式集成电路芯片(1)引脚信号A12~A0：13根地址信号输入引脚D7~D0：8根数据I/O信号引脚WE：读/写控制信号输入引脚OE：输出允许信号CE：片选信号输入引脚Vcc：+5VGND：地VccWENCA8A9A11OEA10CED7D6D5D4D3NCA12A7A6A5A4A3A2A1A0D0D1D2GND12345678910111213142827262524232221201918171615Intel626416第16页，共67页，2023年，2月20日，星期四5.2 随机读写存储器1.静态RAM——常见存储芯片：Intel6264（8K×8）(2)容量：可寻址的单元数：213=8K每单元数据位数：8芯片容量：213×8＝8KB(3)工作方式：VccWENCA8A9A11OEA10CED7D6D5D4D3NCA12A7A6A5A4A3A2A1A0D0D1D2GND12345678910111213142827262524232221201918171615Intel6264CEWEOE方式功能000禁止010读出数据读出001写入数据写入011选通选通,输出高阻1XX未选通芯片未选通17第17页，共67页，2023年，2月20日，星期四5.2 随机读写存储器2.动态RAM——基本存储电路：四管动态MOS存储单元18第18页，共67页，2023年，2月20日，星期四5.2 随机读写存储器2.动态RAM——基本存储电路：单管动态RAM基本存储电路字线WTCgCD位线b19第19页，共67页，2023年，2月20日，星期四5.2 随机读写存储器2.动态RAM——常见存储芯片：Intel2164（64K×1）2164芯片存储容量为64KB地址线(8根)：A7～A0数据线(2根)：1根数据输入线DIN1根数据输出线DOUT控制线(3根)：行地址选通RAS列地址选通CAS读写控制WE12345678161514131211109NCDINWERASA0A2A1VDDVssCASDOUTA6A3A4A5A7216420第20页，共67页，2023年，2月20日，星期四5.2 随机读写存储器2.动态RAM——常见存储芯片：Intel2164（64K×1）地址信号产生：表示64KB地址空间需要16位地址信号，2164芯片共有8根地址线A7~A0，采用分时复用技术，利用多路开关分两次送入16位地址。送入8位低地址码：RAS=0送入8位高地址码：CAS=0数据的输入与输出：读取：WE=1，由DOUT输出数据写入：WE=0，由DIN输入数据片选：2164无片选控制端，而由RAS

兼作片选21第21页，共67页，2023年，2月20日，星期四第5章

半导体存储器5.1 概述5.2 随机读写存储器5.3 只读存储器5.4 CPU与存储器连接5.5 内存管理第22页，共67页，2023年，2月20日，星期四5.3 只读存储器只读存储器ROM特点：其内容是预先写入的，而且一旦写入，使用时只能读出，不能修改，掉电时信息不会丢失ROM具有结构简单、信息度高、价格低、非易失性和高可靠性1.掩模ROM（MROM）其存储的信息在芯片制造时已确定，用户不可更改。掩模ROM成本低，适用于大批量生产2.可编程ROM（PROM）：允许用户编程一次，一旦编程确定后，不可更改3.可擦除PROM（EPROM）：在线使用时，只能读出，不能写入；编程时，从电路板取下，在编程器上实现擦除和写入23第23页，共67页，2023年，2月20日，星期四5.3 只读存储器EPROM：顶部开有一个圆形的石英窗口，用于紫外线透过擦除原有信息一般使用专门的编程器（烧写器）进行编程编程后，应该贴上不透光封条出厂未编程前，每个基本存储单元都是信息1编程就是将某些单元写入信息024第24页，共67页，2023年，2月20日，星期四5.3 只读存储器12345678910111213142827262524232221201918171615VppA12A7A6A5A4A3A2A1A0D0D1D2GNDVccPGMNCA8A9A11OEA10CED7D6D5D4D32764典型EPROM芯片：Intel27系列2716（2K×8） 2764（8K×8）27128（16K×8） 27256（32K×8）Intel2764引脚及其功能：A12~A0：地址线，接系统地址总线D7~D0：数据线，接数据总线CE：片选信号，接地址译码器输出OE：输出允许，接读信号RDPGM：编程脉冲控制端，接编程控制信号Vpp：编程电压输入端，编程时接＋25VVcc：电源电压，＋5V25第25页，共67页，2023年，2月20日，星期四5.3 只读存储器Intel

2764的工作方式：信号端VccVppCEOEPGM数据端D7~D0功能读方式＋5V＋5V000数据输出编程方式＋5V＋25V11正脉冲数据输入效验方式＋5V＋25V000数据输出备有方式＋5V＋5V无关无关1高阻状态未选中＋5V＋5V1无关无关高阻状态编程禁止＋5V＋25V0无关无关高阻状态输出禁止＋5V＋5V011高阻状态26第26页，共67页，2023年，2月20日，星期四5.3 只读存储器典型EPROM芯片：Intel2716引脚及其功能：2K×8位Al0~A0：地址信号输入引脚，可寻址芯片的2K个存储单元O7~O0：双向数据信号输入输出引脚CE：片选信号输入引脚OE：数据输出允许控制信号引脚Vcc：+5v电源，用于在线的读操作Vpp：+25v，用于在专用装置上进行写操作GND：地271627第27页，共67页，2023年，2月20日，星期四5.3 只读存储器EPROM编程器：通过一个接口卡与微机扩展槽相连，且配有一套编程软件，来控制编程器工作方式及微机与编程器间的数据传送28第28页，共67页，2023年，2月20日，星期四5.3 只读存储器EPROM擦除器29第29页，共67页，2023年，2月20日，星期四5.3 只读存储器4.电擦除PROM（E2PROM）：用加电方法，进行在线（无需拔下，直接在电路中）擦写（擦除和编程一次完成），有字节擦写、块擦写和整片擦写方法并行EEPROM：多位同时进行串行EEPROM：只有一位数据线5.快擦写存储器FlashMemory——闪存：具有EEPROM电擦除可编程特点，其内部可自行产生编程所需电压掉电后数据信息可以长期保存，不加电情况下，信息可保持10年能在线擦除和重写由EEPROM发展起来，属于EEPROM类型目前几乎所有主板中的BIOSROM均采用Flash30第30页，共67页，2023年，2月20日，星期四第5章

半导体存储器5.1 概述5.2 随机读写存储器5.3 只读存储器5.4 CPU与存储器连接5.5 内存管理第31页，共67页，2023年，2月20日，星期四5.4 CPU与存储器连接存储容量的扩展微型计算机系统的存储器，由若干存储器芯片组成。将存储器芯片进行合理排列、连接，以及和CPU的AB、DB的连接一般需要对芯片在位向或字向进行扩展，通常有3种扩展方法：1.位扩展：指对芯片位数进行扩充以满足对存储单元位数的实际要求2.字扩展：存储器芯片字长与存储器字长相同，而对容量进行扩充3.位字扩展：在字方向和位方向都进行扩充32第32页，共67页，2023年，2月20日，星期四5.4 CPU与存储器连接16K×1I/OA13~A0OECS16K×1I/OA13~A0OECS16K×1I/OA13~A0OECS16K×1I/OA13~A0OECS16K×1I/OA13~A0OECS16K×1I/OA13~A0OECS16K×1I/OA13~A0OECS16K×1I/OA13~A0OECS读信号D0D1D2D3D4D5D6D7片选信号A13~A01.位扩展：例如：用16K×1位的ROM芯片，构成16K×8的存储系统33第33页，共67页，2023年，2月20日，星期四5.4 CPU与存储器连接2.字扩展：例如：用8K×8位的芯片，构成32K×8的RAMWRRDD0~D7CS3CS2CS1CS0A12~A08K×8D0~D7A12~A0WECSOE8K×8D0~D7A12~A0WECSOE8K×8D0~D7A12~A0WECSOE8K×8D0~D7A12~A0WECSOE34第34页，共67页，2023年，2月20日，星期四5.4 CPU与存储器连接3.位字扩展：例如：用2K×4位的芯片，构成4K×8的RAM&WRRDCS1CS0A12~A02K×4D0~D7A10~A0W/RCS2K×4D0~D7A10~A0W/RCS2K×4D0~D7A10~A0W/RCS2K×4D0~D7A10~A0W/RCSD0~D3D4~D735第35页，共67页，2023年，2月20日，星期四5.4 CPU与存储器连接存储器设计原则：根据存储器容量要求、应用场合、速度要求、价格、体积、功耗等方面综合考虑。存储器设计应包含两个方面：（1）芯片类型选择：SRAM：多用于小系统中DRAM：DRAM集成度较高，多用于中、大系统中掩模ROM、PROM：成本低多用于较成熟程序EPROM、EEPROM：则用于保存不常修改的数据，如系统运行过程的参数等36第36页，共67页，2023年，2月20日，星期四5.4 CPU与存储器连接（2）存储芯片与CPU的连接：CPU总线负载能力：一般考虑其输出线的直流负载能力CPU时序与存储芯片存取速度的配合：CPU在存储器读/写操作时，是有固定时序的，用户要根据这些来确定对存储器存取速度的要求存储地址空间的分配：内存分为系统区（即机器的监控程序或操作系统占用的区域）和用户区，用户区又要分成数据区和程序区，所以内存的地址分配是一个重要的问题。另外，通常一个存储器是由许多存储芯片组成，就需要将各个芯片正确的接到系统总线上37第37页，共67页，2023年，2月20日，星期四5.4

CPU与存储器连接5.4.1CPU与存储器的连接方法5.4.2译码方法与地址范围计算5.4.3连接举例第38页，共67页，2023年，2月20日，星期四5.4.1CPU与存储器的连接方法1.数据线的连接依据：CPU的数据总线宽度、芯片存储单元存放的二进制位数若芯片存储单元存放的二进制位数等于CPU数据总线宽度，将CPU数据线与存储器芯片的数据线对应相连。若芯片存储单元存放的二进制位数小于CPU数据总线宽度，应根据情况将CPU数据线与多片存储器芯片的数据线对应相连。39第39页，共67页，2023年，2月20日，星期四5.4.1CPU与存储器的连接方法2.控制线的连接依据：CPU和存储芯片对控制线的要求来确定存储器芯片与控制总线连接涉及的CPU控制引脚：读信号RD：通常与存储器芯片的OE相连写信号WR：通常与存储器芯片的WE相连存储器/IO接口的选择信号M/IO：——一般作为存储器译码器的控制信号40第40页，共67页，2023年，2月20日，星期四5.4.1CPU与存储器的连接方法3.地址线的连接系统总线中地址信号为A19～A0，存储芯片的地址线一般少于此。将系统地址总线分为两部分：低位地址线——等于存储芯片地址线数目低位地址线与存储芯片直接相连，由芯片的内部译码电路确定具体的存储单元，即为字选高位地址线——用于选择不同的存储芯片系统中的存储器由多片芯片构成，须通过译码电路将高位地址线译码产生芯片的片选信号，即为片选地址译码实现片选的方法：全译码法、部分译码法、线选法41第41页，共67页，2023年，2月20日，星期四5.4.1CPU与存储器的连接方法1#D0~D7A12~A0WEOECS2#D0~D7A12~A0WEOECS3#D0~D7A12~A0WEOECS4#D0~D7A12~A0WEOECS&&1WRRDM/IOA19A18A17A16A15A14A13A12~A0D0~D78086Y3Y2Y1Y0G1G2AG2BCBA全译码实现存储器扩展示意图42第42页，共67页，2023年，2月20日，星期四5.4

CPU与存储器连接5.4.1CPU与存储器的连接方法5.4.2译码方法与地址范围计算5.4.3连接举例第43页，共67页，2023年，2月20日，星期四5.4.2译码方法与地址范围计算1.译码器芯片74LS138（3-8译码器）常用的译码器芯片：74LS139(2-4译码器)、74LS138(3-8译码器)

74LS154(4-16译码器)74LS138的引脚及逻辑符号：译码输入引线A、B、C：用于片选地址线的输入芯片允许引线G1、G2A、G2B：为100时，74LS138工作有效译码输出引线Y0~Y7：仅有1条引线输出为低电平ABCG2AG2BG1Y0Y1Y2Y3Y4Y5Y6Y7地址输入允许输入译码输出74LS13844第44页，共67页，2023年，2月20日，星期四5.4.2译码方法与地址范围计算1.译码器芯片74LS138（3-8译码器）使能端输入端输出端G1G2AG2BCBAY7Y6Y5Y4Y3Y2Y1Y01000001111111010000111111101100010111110111000111111011110010011101111100101110111111001101011111110011101111111×××1111111145第45页，共67页，2023年，2月20日，星期四5.4.2译码方法与地址范围计算2.译码方法与地址范围计算译码法：用片选地址线（高位地址线）经译码电路控制存储器芯片的片选端来选择某一存储芯片的方法。全译码法的片选控制全译码法：指片内地址线外的其余地址线全部参加译码，即全部高位地址线都连接到译码器的输入端，译码器的输出信号作为各芯片的片选信号，将其分别连接到存储器芯片的片选端。例：用4片6264（8K×8位）的存储芯片扩展成32K×8位存储器分析：A13、A14、A15连74LS138的A、B、CA16、A17、A18、A19及M/IO作为译码器选通控制线74LS138的Y0、Y1、Y2、Y3分别连通存储芯片46第46页，共67页，2023年，2月20日，星期四5.4.2译码方法与地址范围计算1#D0~D7A12~A0WEOECS2#D0~D7A12~A0WEOECS3#D0~D7A12~A0WEOECS4#D0~D7A12~A0WEOECS&&1WRRDM/IOA19A18A17A16A15A14A13A12~A0D0~D78088Y3Y2Y1Y0G1G2AG2BCBA47第47页，共67页，2023年，2月20日，星期四5.4.2译码方法与地址范围计算例：用4片6264（8K×8位）的存储芯片扩展成32K×8位存储器分析：整个32K×8位存储区的地址空间为80000H~87FFFH，各片存储器地址范围芯片片选地址线/高位地址线片内地址线地址范围A19A18A17A16A15A14A13A12A11…A1A01#100000000…00~11…1180000H~81FFFH2#100000100…00~11…1182000H~83FFFH3#100001000…00~11…1184000H~85FFFH4#100001100…00~11…1186000H~87FFFH特点：◆每个存储器芯片的地址范围是唯一的◆各芯片之间的地址范围是连续的48第48页，共67页，2023年，2月20日，星期四5.4.2译码方法与地址范围计算部分译码法的片选控制部分译码法：指片选地址线中仅有一部分参加译码特点：◆可保证存储器芯片的地址连续◆但一个存储单元会对应多个地址，即地址重叠例：用4片6264（8K×8位）的存储芯片扩展成32K×8位存储器分析：高位地址线A13~A17经译码器译码输出作为片选信号高位地址线A18、A19不参加译码地位地址线A0~A12直接与存储芯片的地址线A0~A12连接4#CS3#CS2#CS1#CS1Y3Y2Y1Y0G1G2AG2BCBAM/IOA19A18A17A16A15A14A13A12~A08088接译码器芯片本身的地址线49第49页，共67页，2023年，2月20日，星期四5.4.2译码方法与地址范围计算例：用4片6264（8K×8位）的存储芯片扩展成32K×8位存储器分析：使32KB存储器中的任意存储单元对应4个地址——地址重叠设A18=A19=0,则32KB的RAM存储单元地址为0000H~07FFFH芯片片选地址线/高位地址线片内地址线地址范围A19A18A17A16A15A14A13A12A11…A1A01#000000000…00~11…1100000H~01FFFH2#000000100…00~11…1102000H~03FFFH3#000001000…00~11…1104000H~05FFFH4#000001100…00~11…1106000H~07FFFH设A18=0,A19=1,则32KB的RAM存储地址为：4000H~47FFFH设A18=1,A19=0,则32KB的RAM存储地址为：8000H~87FFFH设A18=1,A19=1,则32KB的RAM存储地址为：C000H~C7FFFH50第50页，共67页，2023年，2月20日，星期四5.4.2译码方法与地址范围计算线选法的片选控制线选法：即线性选择法，指直接用高位地址线中的某一位作为某一存储器芯片的片选控制信号，用地位地址线实现对芯片的片内寻址。特点：◆实现简单，不需外加硬件电路◆芯片间的地址不连续◆不会造成地址重叠例：CPU16条地址线A0~A15，系统存储器由3片RAM6116(2K×8位)和2片EPROM2716(2K×8位)构成分析：A0~A10连片内地址线 A11~A15作片选地址线注意：软件必须保证片选地址线中只能有一位有效51第51页，共67页，2023年，2月20日，星期四5.4

CPU与存储器连接5.4.1CPU与存储器的连接方法5.4.2译码方法与地址范围计算5.4.3连接举例第52页，共67页，2023年，2月20日，星期四5.4.3连接举例例1：采用8086处理器，构成32K×8位存储系统，前16KB用EPROM2764（8K×8），后16KB用SRAM6264（8K×8）要求：EPROM地址范围：00000H~03FFFHSRAM地址范围：04000H~07FFFH整个地址空间连续，无地址重叠译码器采用74LS1381.计算所需芯片的个数：16KB的EPROM存储系统需2764芯片：2片16KB的SRAM存储系统需6264芯片：2片53第53页，共67页，2023年，2月20日，星期四5.4.3连接举例2.选择译码方法与计算芯片地址范围：根据题目要求，选择全译码法的片选控制——高位地址A19~A13参与译码，A12~A0作为芯片片内地址选择芯片片选地址线/高位地址线片内地址线地址范围A19A18A17A16A15A14A13A12A11…A1A01#2764000000000…00~11…1100000H~01FFFH2#2764000000100…00~11…1102000H~03FFFH1#6264000001000…00~11…1104000H~05FFFH2#6264000001100…00~11…1106000H~07FFFH3.存储器芯片与CPU连接：54第54页，共67页，2023年，2月20日，星期四5.4.3连接举例WRRDM/IOA19A18A17A16A15A14A13A12~A0D0~D78088&&1Y3Y2Y1Y0G1G2AG2BCBA74LS1382764(1#)D0~D7A12~A0PGMOECEVpp2764(2#)D0~D7A12~A0PGMOECEVpp6264(1#)D0~D7A12~A0WEOECS1CS26264(2#)D0~D7A12~A0WEOECS1CS2+5V+5V+5V+5V55第55页，共67页，2023年，2月20日，星期四第5章

半导体存储器5.1 概述5.2 随机读写存储器5.3 只读存储器5.4 CPU与存储器连接5.5 内存管理第56页，共67页，2023年，2月20日，星期四5.5 内存管理80X86系列CPU的工作模式：不同CPU的寻址范围CPU数据总线地址总线寻址范围支持操作系统80868位20位1MB实方式8028616位24位16MB实、保护方式80386/80486/Pentium32位32位4096MB实、保护、V86方式57第57页，共67页，2023年，2月20日，星期四5.5 内存管理内存空间的管理：