微机原理第五章存储器

微机原理第五章存储器第1页，共47页，2023年，2月20日，星期四5.1概述CPUCACHE主存（内存）辅存（外存）第2页，共47页，2023年，2月20日，星期四半导体存储器的分类

随机存取存储器RAM半导体存储器

只读存储器

ROM

静态SRAM

掩膜ROM

可编程序ROM

PROM

紫外线可擦除ROM

EPROM

电可擦除ROM

EEPROM

动态DRAM第3页，共47页，2023年，2月20日，星期四随机存取存储器RAM组成单元速度集成度应用SRAM触发器快低小容量系统DRAM极间电容慢高大容量系统第4页，共47页，2023年，2月20日，星期四只读存储器ROM掩膜ROM：信息制作在芯片中，不可更改PROM：允许一次编程，此后不可更改EPROM：用紫外光擦除，擦除后可编程；并允许用户多次擦除和编程EEPROM（E2PROM）：采用加电方法在线进行擦除和编程，也可多次擦写FlashMemory（闪存）：能够快速擦写的EEPROM，但只能按块（Block）擦除第5页，共47页，2023年，2月20日，星期四半导体存储器的主要指标容量：每个存储器芯片所能存储的二进制数的位数。 存储器容量＝单元数×每单元数据位数(1、4或8)例：Intel2114芯片的容量为1K×4位，Intel6264芯片为8K×8位。注：微机（8/16/32/64位字长）兼容8位机==>以字节BYTE为单元存取速度：只从CPU给出有效的存储器地址到存储器给出有效数据需要的时间第6页，共47页，2023年，2月20日，星期四半导体存储器的主要指标易失性指存储器的供电电源断开后，存储器中的内容是否丢失功耗半导体存储器在额定工作电压下，外部电源保证它正常工作的前提下所提供的最大电功率称之为功耗可靠性指它抵抗干扰，正确完成读/写数据的性能第7页，共47页，2023年，2月20日，星期四5.2随机存取存储器RAM地址寄存地址译码存储体控制电路AB数据寄存读写电路DBOEWECS第8页，共47页，2023年，2月20日，星期四存储体每个存储单元具有一个唯一的地址，可存储1位（位片结构）或多位（字片结构）二进制数据存储容量与地址、数据线个数有关：芯片的存储容量＝2M×N＝存储单元数×存储单元的位数

M：芯片的地址线根数

N：芯片的数据线根数第9页，共47页，2023年，2月20日，星期四地址译码电路译码器A5A4A3A2A1A06301存储单元64个单元行译码A2A1A0710列译码A3A4A501764个单元单译码双译码(显著减少驱动电路数目)第10页，共47页，2023年，2月20日，星期四单译码结构第11页，共47页，2023年，2月20日，星期四双译码方式第12页，共47页，2023年，2月20日，星期四片选和读写控制逻辑片选端CS*或CE*有效时，可以对该芯片进行读写操作输出OE*（或RD*）控制读操作。有效时，芯片内数据输出该控制端对应系统的读控制线写WE*（或WR*）控制写操作。有效时，数据进入芯片中该控制端对应系统的写控制线第13页，共47页，2023年，2月20日，星期四片选和读写控制逻辑操作

1╳╳无操作

001RAM→CPU操作

010CPU→RAM操作

000非法

011无操作第14页，共47页，2023年，2月20日，星期四存储器芯片的I/O控制第15页，共47页，2023年，2月20日，星期四静态RAM 静态随机存取存储器SRAM的基本存储单元一般由六管静态存储电路构成，集成度较低，功耗较大，无需刷新电路，由于存取速度快，一般用作高档微机中的高速缓冲存储器

第16页，共47页，2023年，2月20日，星期四Intel6264的引脚图和内部结构第17页，共47页，2023年，2月20日，星期四Intel6264的工作方式方式操作

000

非法不允许WE与OE同时为低电平

010读出从RAM中读出数据

001写入将数据写入RAM中

011选中6264内部I/O三态门均处于高阻1×

×未选中6264内部I/O三态门均处于高阻

第18页，共47页，2023年，2月20日，星期四SARM读时序第19页，共47页，2023年，2月20日，星期四SARM读时序tRC:读周期时间

tAA:地址有效到数据出现到外部数据线上的时间

tOR:OE*结束后地址应保持的时间

tRP:读信号有效的时间

tOE:OE*有效到数据出现在外部数据线上的时间

tCW:片号信号有效的宽度tACE:CE*有效到数据出现在外部数据线上的时间tRH

:地址无效后数据应保持的时间tOH

:OE*结束后数据应保持的时间第20页，共47页，2023年，2月20日，星期四SRAM写时序第21页，共47页，2023年，2月20日，星期四SRAM写时序TWC:写周期时间

tAW:地址有效到片选信号失效的间隔时间

TWB:写信号撤销后地址应保持的时间

TCW:片选信号有效宽度

TAS:地址有效到WE*最早有效时间tWP:写信号有效时间

TWHZ:写信号有效到写入数据有效所允许的最大时间

TDW:写信号结束之前写入数据有效的最小时间

TDH:写信号结束之后写入数据应保持的时间

第22页，共47页，2023年，2月20日，星期四动态RAMDRAM的基本存储单元是单个场效应管及其极间电容，必须配备“读出再生放大电路”进行刷新，每次同时对一行的存储单元进行刷新DRAM一般采用“位结构”存储体：每个存储单元存放一位需要8个存储芯片构成一个字节单元每个字节存储单元具有一个地址第23页，共47页，2023年，2月20日，星期四动态RAM的举例－Intel2164第24页，共47页，2023年，2月20日，星期四高速RAMFPMDRAM（FastPageModeDRAM，快速页面模式内存） 把连续的内存块以页的形式来处理。即CPU所要读取的数据是在相同的页面内时，CPU只要送出一个行地址信号。EDODRAM（ExtendedDataOutDRAM,扩展数据输出内存） 和FPM的基本制造技术相同，在缓冲电路上有所差别，在本周期的数据传送尚未完成时，可进行下一周期的传送。SDRAM（SynchronousBurstDRAM,同步突发内存）与CPU使用相同的时钟信号采用了多体存储器结构，有两个存储阵列，一个被CPU读取数据时，另一个已经做好被读取的准备，两者相互自动切换。支持突发模式，当第一个列地址输入后，自动产生下面若干连续的列地址第25页，共47页，2023年，2月20日，星期四高速RAMDDR（DoubleDataRate,双倍数据速率）SDRAM 传统的SDRAM内存只在时钟周期的上升沿传输指令、地址和数据，而DDRSDRAM内存的数据线有特殊的电路，可以让它在时钟的上下沿都传输数据。DRDRAM（DirectRambusDRAM） DRDRAM的接口工作频率为400MHz，由于它能在时钟信号的上升沿和下降沿各传输一次数据，因此数据传输的频率实际上为800MHz，其峰值传输速率可以达到1.6GB/s第26页，共47页，2023年，2月20日，星期四5.3只读存储器ROM掩膜式只读存储器ROM由MOS管组成掩膜式只读存储器的结构图如图5-10所示第27页，共47页，2023年，2月20日，星期四可编程只读存储器PROM

可编程只读存储器PROM工作原理是存储阵列除了三极管之外，还有熔点较低的连线（熔断丝）串接在每只存储三极管的某一电极上，例如发射极，编程写入时，外加比工作电压高的编程电压，根据需要使某些存储三极管通电，由于此时电流比正常工作电流大，于是熔断丝熔断开路，一旦开路之后就无法恢复连通状态，所以只能编程一次。第28页，共47页，2023年，2月20日，星期四可擦除可编程只读存储器EPROM顶部开有一个圆形的石英窗口，用于紫外线透过擦除原有信息使用专门的编程器（烧写器）进行编程编程后，应该贴上不透光封条未编程前，每个基本存储单元都是信息1编程就是将某些单元写入信息0第29页，共47页，2023年，2月20日，星期四电擦除只读存储器EEPROM用加电方法，进行在线（无需拔下，直接在电路中）擦写（擦除和编程一次完成）有字节擦写、块擦写和整片擦写方法并行EEPROM：多位同时进行串行EEPROM：只有一位数据线3.3伪操作命令第30页，共47页，2023年，2月20日，星期四闪烁存储器（FlashMemory）闪烁存储器也称快速擦写存储器，属于EEPROM类型，又称FlashROM，性能优于普通EEPROM。内部存储信息在不加电的情况下保持10年左右可以用比较快的速度将信息擦除以后重写，反复擦写达几十万次，可以实现分块擦除和重写。第31页，共47页，2023年，2月20日，星期四闪烁存储器（FlashMemory）第32页，共47页，2023年，2月20日，星期四5.4存储器连接与扩充存储器芯片选择类型选择存储器芯片与CPU的时序配合为了使CPU能与不同速度的存储器相连接，一种常用的方法是使用“等待申请”信号。该方法是在CPU设计时设置一条“等待申请”输入线。若与CPU连接的存储器速度较慢，使CPU在规定的的读/写周期内不能完成读/写操作，则在CPU执行访问存储器指令时，由等待信号发生器向CPU发出“等待申请”信号，使CPU在正常的读/写周期之外再插入一个或几个等待周期Tw，以便通过改变指令的时钟周期数使系统速度变慢，从而达到与慢速存储器匹配的目的第33页，共47页，2023年，2月20日，星期四存储器容量扩充位数扩充2114（1）A9～A0I/O4～I/O1片选D3～D0D7～D4A9～A02114（2）A9～A0I/O4～I/O1CECE第34页，共47页，2023年，2月20日，星期四存储器容量扩充单元数扩充片选端D7～D0A19～A10A9～A0（2）A9～A0D7～D0CE（1）A9～A0D7～D0CE译码器00000000010000000000第35页，共47页，2023年，2月20日，星期四5.58088系统与存储器的连接锁存器：74LS373i8282/8283（双向）缓冲器74LS245i8286/8287第36页，共47页，2023年，2月20日，星期四地址译码全译码法部分译码法线选法第37页，共47页，2023年，2月20日，星期四全译码法全译码法是指将地址总线中除片内地址以外的全部高位地址接到译码器的输入端参与译码。采用全译码法，每个存储单元的地址都是唯一的，不存在地址重叠，但译码电路较复杂，连线也较多。全译码法可以提供对全部存储空间的寻址能力。当存储器容量小于可寻址的存储空间时，可从译码器输出线中选出连续的几根作为片选控制，多余的令其空闲，以便需要时扩充第38页，共47页，2023年，2月20日，星期四全译码法A0～A10CSWED7～D0A0～A10CSWED7～D0A0～A10CSWED7～D0A0～A10CSWED7～D0A11～A15A0～A10IO/MWRD7～D05:32译码器CPU……3130106116②6116①6116③6116④23第39页，共47页，2023年，2月20日，星期四全译码法第40页，共47页，2023年，2月20日，星期四部分译码法部分译码法是将高位地址线中的一部分（而不是全部）进行译码，产生片选信号。该方法常用于不需要全部地址空间的寻址能力，但采用线选法地址线又不够用的情况。采用部分译码法时，由于未参加译码的高位地址与存储器地址无关，因此存在地址重叠问题。当选用不同的高位地址线进行部分译码时，其译码对应的地址空间不同。第41页，共47页，2023年，2月20日，星期四部分译码法A0～A10CSWED7～D0A0～A