微机原理存储器系统

微机原理存储器系统第1页，共69页，2023年，2月20日，星期四第5章半导体存储器及其接口教学重点芯片SRAM2114

和DRAM4116芯片EPROM2764

和EEPROM2817ASRAM、EPROM与CPU的连接第2页，共69页，2023年，2月20日，星期四与“组成原理”区别：

侧重讲解存储设备与CPU的连接及工作时序问题；即面向应用。第3页，共69页，2023年，2月20日，星期四5.1半导体存储器概述微机的存储系统体系结构寄存器——位于CPU中主存——由半导体存储器(ROM/RAM)构成辅存——指磁盘、磁带、磁鼓、光盘等大容量存储器，采用磁、光原理工作，以外设的形式存在并被访问高速缓存(Cache)——由静态RAM芯片构成,容量不大，高速，平衡CPU和主存之间的速度差异。第4页，共69页，2023年，2月20日，星期四CPU（寄存器）Cache（高速缓存）主存（内存）辅存（外存）从上往下看，存储容量递增，访问速度和单位存储价格递减，被系统访问的频度递减。存储系统体系结构整体上，获得接近Cache的访问速度和比实际内存更大的等效内存。虚拟存储第5页，共69页，2023年，2月20日，星期四Cache缓冲存储的目的是用接近Cache的速度访问更大容量的内存；虚拟内存存储的目的是扩大程序员眼中的主存容量；二者都是通过“模块调度”实现的；基于一个基本事实：如果一个存储单元被访问，则近期访问它相邻单元的几率也会很高-访问的局部性（LocalityofReference)原理；原因：程序和数据的连续存储。第6页，共69页，2023年，2月20日，星期四5.1.1半导体存储器的分类按制造工艺分类双极型Bipolar（空穴和载流子）：TTL电路。速度快、集成度低、功耗大MOS型（一种载流子,沟道导电）：MOS电路Mental-Oxide-Semiconductor.速度慢、集成度高、功耗低按使用属性分类随机存取存储器RAM：可读可写、断电丢失只读存储器ROM：只读、断电不丢失第7页，共69页，2023年，2月20日，星期四半导体存储器的分类半导体存储器只读存储器（ROM）随机存取存储器（RAM）静态RAM（SRAM）动态RAM（DRAM）非易失RAM（NVRAM）nonvolatile掩膜式ROM一次性可编程ROM（PROM）紫外线擦除可编程ROM（EPROM）电擦除可编程ROM（EEPROM）ElectricallyErasable

现最常用volatile第8页，共69页，2023年，2月20日，星期四读写存储器RAM类型构成速度集成度应用SRAM触发器快低小容量系统DRAM极间电容慢高大容量系统NVRAM带微型电池快低小容量非易失CMOS，用来记忆系统配置，时钟需要配置刷新电路，因为电容很容易泄露电荷，导致信息丢失内存条第9页，共69页，2023年，2月20日，星期四只读存储器ROM掩膜（masked）ROM：在出厂前由芯片厂家将程序写到ROM芯片中，不可更改；在硅片上选定的区域中对一个不透明的图形模板掩膜，继而下面的腐蚀或扩散将只影响选定的区域。OTP-ROM：允许一次编程（One-TimeProgrammable），此后不可更改，出厂时存储信息全1EPROM：ErasablePROM，用紫外光擦除（UV-EPROM：Ultraviolet)，可重复编程；芯片顶部有圆形窗口。EEPROM（E2PROM）：采用加电方法在线进行擦除和编程，也可多次擦写FlashMemory（闪存）：能够快速擦写的EEPROM，集成度更高，价格便宜，U盘，Flash-BIOS。第10页，共69页，2023年，2月20日，星期四5.1.2半导体存储器芯片的结构地址寄存地址译码存储体控制电路AB数据寄存读写电路DBOEWECS①存储体存储器芯片的主要部分，用来存储信息②地址译码电路根据输入的地址编码来选中芯片内某个特定的存储单元③

片选和读写控制逻辑选中存储芯片，控制读写操作第11页，共69页，2023年，2月20日，星期四①存储体每个存储单元具有一个唯一的地址，可存储1位（位片结构）或多位（字片结构）二进制数据存储容量与地址、数据线根数有关：

芯片存储容量 ＝存储单元数目×每单元存储位数

＝2M×N(B)

M：芯片的地址线根数

N：芯片的数据线根数

第12页，共69页，2023年，2月20日，星期四EPROM芯片2725612345678910111213141516171819202122232425262728VppA12A7A6A5A4A3A2A1A0D0D1D2GNDD3D4D5D6D7CEA10OEA11A9A8A13A14Vcc27256引脚图A14A13A12A11A10A9A8A7A6A5A4A3A2A1A0CEOED7D6D5D4D3D2D1D027256逻辑图第13页，共69页，2023年，2月20日，星期四VDDA8A9VPP-OEA10-CE/PGMDO7DO6DO5DO4DO3123456789101112242322212019181716151413A7A6A5A4A3A2A1A0DO0DO1DO2Vss2716EPROM123456789181716151413121110VccA7A8A9I/O1I/O2I/O3I/O4-WEA6A5A4A3A0A1A2-CSGND2114SRAM第14页，共69页，2023年，2月20日，星期四②地址译码电路:根据地址选中某单元译码器A5A4A3A2A1A06301存储单元64个单元单译码A2A1A0行译码710列译码A3A4A501764个单元双译码6：64两组3：8第15页，共69页，2023年，2月20日，星期四③片选和读写控制逻辑片选端-CS或-CE有效时，允许对该芯片进行访问操作无效时，芯片与数据总线隔离输出控制-OE控制读操作。有效时，芯片内数据输出该控制端一般连接系统的读控制线（-RD或-MEMR)写允许控制-WE控制写操作。有效时，数据进入芯片中该控制端一般连接系统的写控制线（-WR或-MEMW)第16页，共69页，2023年，2月20日，星期四5.2随机存取存储器静态RAMSRAM2114SRAM6264动态RAMDRAM4116DRAM2164第17页，共69页，2023年，2月20日，星期四5.2.1静态RAMSRAM的基本存储单元是触发器电路只要不掉电，信息就不会丢失。主板上的CMOSRAM每个基本存储单元存储1位二进制数许多个基本存储单元形成行列存储矩阵SRAM一般采用“字结构”存储矩阵：每个存储单元存放多位（4、8、16等）每个存储单元具有唯一的地址第18页，共69页，2023年，2月20日，星期四静态RAM的存储结构六管基本存储电路列选线Y数据线D数据线D’T8T7行选线XT1T5T2T6T4T3VDDBA6管基本存储单元列选通第19页，共69页，2023年，2月20日，星期四SRAM芯片2114存储容量为1024×418个引脚：10

根地址线A9～A04根数据线I/O4～I/O1片选-CS读写-WE123456789181716151413121110VccA7A8A9I/O1I/O2I/O3I/O4-WEA6A5A4A3A0A1A2-CSGND第20页，共69页，2023年，2月20日，星期四SRAM2114的功能工作方式-CS-WEI/O4～I/O1未选中读操作写操作100×10高阻输出输入第21页，共69页，2023年，2月20日，星期四SRAM芯片6264存储容量为

8K×828个引脚：13根地址线A12～A08根数据线D7～D02根片选-CS1、CS2读写-WE、-OE+5V-WECS2A8A9A11-OEA10-CS1D7D6D5D4D3NCA12A7A6A5A4A3A2A1A0D0D1D2GND12345678910111213142827262524232221201918171615NC：空引脚，悬空或接地第22页，共69页，2023年，2月20日，星期四SRAM6264的功能工作方式-CS1CS2-WE-OED7～D0未选中未选中读操作写操作1×00×011××10××01高阻高阻输出输入第23页，共69页，2023年，2月20日，星期四5.2.2动态RAMDRAM的基本存储单元是单个场效应管及其极间电容，以电容的充放电作为信息存储手段。第24页，共69页，2023年，2月20日，星期四动态RAM的存储结构单管基本存储电路C2C1行选线列选线数据线T2T1单管基本存储单元C1比较小，电荷容易泄露，必须配备“读出再生放大电路”进行刷新，以再生原存信息。第25页，共69页，2023年，2月20日，星期四DRAM芯片4116存储容量为16K×116个引脚：7根地址线A6～A01根数据输入线DIN1

根数据输出线DOUT行地址选通–RAS

RowAddressStrobe列地址选通-CAS读写控制-WEVBBDIN-WE-RASA0A2A1VDDVSS-CASDOUTA6A3A4A5VCC12345678161514131211109？第26页，共69页，2023年，2月20日，星期四DRAM4116的读周期存储地址需要分两批传送地址选通信号-RAS有效，开始传送行地址，-RAS相当于片选信号随后，列地址选通信号-CAS有效，传送列地址读写信号-WE读有效数据从DOUT引脚输出第27页，共69页，2023年，2月20日，星期四DRAM4116的刷新采用“仅行地址有效”方法刷新行地址选通-RAS有效，传送行地址列地址选通-CAS无效，没有列地址芯片内部对1行中所有的存储单元进行刷新没有数据从芯片中输出，也没有数据输入芯片系统中所有动态存储芯片的同一行同时得到刷新每隔固定的时间（约15uS）DRAM必须进行一次刷新，2毫秒（128次）可将DRAM全部刷新一遍第28页，共69页，2023年，2月20日，星期四DRAM芯片2164存储容量为64K×116个引脚：8

根地址线A7～A01

根数据输入线DIN1根数据输出线DOUT行地址选通-RAS列地址选通-CAS读写控制-WENCDIN-WE-RASA0A2A1GNDVSS-CASDOUTA6A3A4A5A712345678161514131211109第29页，共69页，2023年，2月20日，星期四5.3只读存储器——EPROM、EEPROMEPROM2716EPROM2764第30页，共69页，2023年，2月20日，星期四5.3.1EPROMEPROM芯片顶部开有一个圆形的石英窗口，用于紫外线透过、以擦除芯片中保存的信息使用专门的编程器（烧写器）对EPROM芯片进行编程编程后，应贴上不透光的封条出厂时，每个基本存储单元存储的都是信息“1”，编程实际上就是将“0”写入某些基本存储单元第31页，共69页，2023年，2月20日，星期四EPROM芯片2716存储容量为

2K×824个引脚：11根地址线A10～A08根数据线DO7～DO0片选/编程-CE/PGM读写-OE编程电压VPPVDDA8A9VPP-OEA10-CE/PGMDO7DO6DO5DO4DO3123456789101112242322212019181716151413A7A6A5A4A3A2A1A0DO0DO1DO2Vss第32页，共69页，2023年，2月20日，星期四EPROM2716的功能工作方式-CE/PGM-OEVCCVPPDO7～DO0待用1×＋5V＋5V高阻读出00＋5V＋5V输出读出禁止01＋5V＋5V高阻编程写入正脉冲1＋5V＋25V输入编程校验00＋5V＋25V输出编程禁止01＋5V＋25V高阻第33页，共69页，2023年，2月20日，星期四EPROM芯片2764存储容量为8K×828个引脚：13根地址线A12～A08根数据线D7～D0片选-CE编程-PGM读写-OE编程电压VPPVppA12A7A6A5A4A3A2A1A0D0D1D2GNDVcc-PGMNCA8A9A11-OEA10-CED7D6D5D4D312345678910111213142827262524232221201918171615第34页，共69页，2023年，2月20日，星期四EPROM2764的功能工作方式-CE-OE-PGMA9VPPDO7～DO0读出001×＋5V输出读出禁止011×＋5V高阻待用1×××＋5V高阻Intel标识00＋12V1＋5V输出编码标准编程01负脉冲×＋25V输入Intel编程01负脉冲×＋25V输入编程校验001×＋25V输出编程禁止1×××＋25V高阻第35页，共69页，2023年，2月20日，星期四5.4半导体存储器与CPU的连接半导体存储器与CPU的连接是本章的重点SRAM、EPROM等存储器芯片与CPU的连接其译码方法同样适合I/O端口第36页，共69页，2023年，2月20日，星期四5.4.1存储芯片与CPU的连接存储芯片数据线的处理存储芯片地址线的处理存储芯片片选端的处理存储芯片读写控制线的处理第37页，共69页，2023年，2月20日，星期四1.存储芯片数据线的处理若芯片的数据线正好8根：一次可从芯片中访问到8位数据全部数据线与系统的8位数据总线相连若芯片的数据线不足8根：一次不能从一个芯片中访问到8位数据利用多个芯片扩充数据位（数据宽度）这种扩充方式称“位扩充”第38页，共69页，2023年，2月20日，星期四2114（1）A9～A0I/O4～I/O1片选D3～D0D7～D4A9～A02114（2）A9～A0I/O4～I/O1CECE第5章：位扩充两片同时选中数据分别提供多个位扩充的存储芯片的数据线连接于系统数据总线的不同位数其它连接都一样这些芯片应被看作是一个整体常被称为“芯片组”第39页，共69页，2023年，2月20日，星期四2.存储芯片地址线的连接芯片的地址线通常应全部与系统的低位地址总线相连寻址时，这部分地址的译码是在存储芯片内完成的，我们称为“片内译码”第40页，共69页，2023年，2月20日，星期四片内译码000H001H002H…3FDH3FEH3FFH00…0000…0100…10…11…0111…1011…11（16进制表示）A9～A0片内10

位地址译码10位地址的变化：全0~全1第41页，共69页，2023年，2月20日，星期四3.存储芯片片选端的译码存储系统常需要利用多个存储芯片进行容量的扩充，也就是扩充存储器的地址范围这种扩充简称为“地址扩充”或“字扩充”通过存储芯片的片选端与系统的高位地址线相关联来实现对存储芯片（芯片组）的寻址第42页，共69页，2023年，2月20日，星期四地址扩充（字扩充）（2）A9～A0D7～D0-CED7～D0（1）A9～A0D7～D0-CEA9～A0低位地址线高位地址线A19～A10译码器00000000010000000000第43页，共69页，2023年，2月20日，星期四⑴译码和译码器译码：将某个特定的“编码输入”翻译为唯一一个“有效输出”的过程译码器件：采用门电路组合逻辑进行译码采用集成译码器进行译码，常用的器件有：2-4（4选1）译码器74LS1393-8（8选1）译码器74LS1384-16（16选1）译码器74LS154第44页，共69页，2023年，2月20日，星期四译码的概念N

位编码输入2N

位译码输出唯一有效的输出其余均无效译码器第45页，共69页，2023年，2月20日，星期四门电路译码A1A0F0F1F2F3A19A18A17A16A15（b）（a）A0Y0Y1Y第46页，共69页，2023年，2月20日，星期四译码器74LS13812345678910111213141516ABCE1E2E3Y7GNDY6Y5Y4Y3Y2Y1Y0Vcc74LS138引脚图Y0Y1Y2Y3Y4Y5Y6Y7E3E2E1CBA74LS138原理图第47页，共69页，2023年，2月20日，星期四74LS138的功能表片选输入编码输入输出E3-E2-E1CBA-Y7~-Y010000011111110（仅Y0*有效）00111111101（仅Y1*有效）01011111011（仅Y2*有效）01111110111（仅Y3*有效）10011101111（仅Y4*有效）10111011111（仅Y5*有效）11010111111（仅Y6*有效）11101111111（仅Y7*有效）非上述情况×××11111111（全无效）第48页，共69页，2023年，2月20日，星期四74LS138连接示例E3E2E1CBAY0Y1Y2Y3Y4Y5Y6Y774LS138＋5VA19A18A17A16A15若A19A18A17A16A15输入“00101”，哪个输出端有效？若A19A18A17A16A15输入“10101”，哪个输出端有效？第49页，共69页，2023年，2月20日，星期四⑵全译码所有的系统地址线均参与对存储单元的译码寻址包括低位地址线对芯片内各存储单元的译码寻址（片内译码），高位地址线对存储芯片的译码寻址（片选译码）采用全译码，每个存储单元的地址都是唯一的，不存在地址重复译码电路可能比较复杂、连线也较多示例第50页，共69页，2023年，2月20日，星期四全译码示例A19A18A17A15A14A13A16CBAE3138

A12～A0CEY6E2E1IO/-M2764请看地址分析第51页，共69页，2023年，2月20日，星期四1C000H1DFFFH全0全100011100001110地址范围A12～A0A19A18A17A16A15A14A13全译码示例——地址分析第52页，共69页，2023年，2月20日，星期四⑶部分译码只有部分（高位）地址线参与对存储芯片的译码每个存储单元将对应多个地址（地址重复），需要选取一个可用地址可简化译码电路的设计但系统的部分地址空间将被浪费示例第53页，共69页，2023年，2月20日，星期四部分译码示例138A17A16A11～A0A14A13A12(4)(3)(2)(1)2732273227322732CBAE3-E2-E1IO/-M-CE-CE-CE-CE-Y0-Y1-Y2-Y3请看地址分析第54页，共69页，2023年，2月20日，星期四部分译码示例——地址分析1234芯片××10×××10×××10×××10×A19～

A1520000H～20FFFH21000H～21FFFH22000H～22FFFH23000H～23FFFH全0～全1全0～全1全0～全1全0～全1000001010011一个可用地址A11～A0A14～

A12第55页，共69页，2023年，2月20日，星期四⑷线选译码只用少数几根高位地址线进行芯片的译码，且每根负责选中一个芯片（组）虽构成简单，但地址空间严重浪费必然会出现地址重复 一个存储地址会对应多个存储单元示例第56页，共69页，2023年，2月20日，星期四线选译码示例A14A12～A0A13(1)2764(2)2764

CECE请看地址分析第57页，共69页，2023年，2月20日，星期四线选译码示例——地址分析12芯片××××××××××A19～

A1504000H～05FFFH02000H～03FFFH全0～全1全0～全11001一个可用地址A12～A0A14A13切记：

A14A13＝“00”

的情况不能出现，此时，00000H～01FFFH

的地址将不能使用第58页，共69页，2023年，2月20日，星期四片选端常有效A19～A15

A14～A0

全0～全1D7～D027256EPROMA14～A0CE片选端常有效与A19～A15无关令芯片（组）的片选端常有效不与系统的高位地址线发生联系芯片（组）总处在被选中的状态虽简单易行、但无法再进行地址扩充，会出现“地址重复”第59页，共69页，2023年，2月20日，星期四地址重复1个存储单元具有多个存储地址的现象原因：有些高位地址线没有用、可任意使用地址：出现地址重复时，常选取其中既好用、又不冲突的一个“可用地址”例如：00000H～07FFFH选取的原则：高位