数字集成电路考试重点

7.存储器与存储的分类集成电路设计考点这一容限值应该大干零热电势：两种不同的金属相互接触时，其接触端与非接触端的温度若不相等，则在两种金属之间产生电位差称为热电势。2.MOS晶体管动态响应与什么有关？(本征电容P77)MOS晶体管的动态响应值取决于它充放电这个期间的本征寄生电容和由互连线及负栽引起的额外电容所需要的时间。3.设计技术(其他考点与这种知识点类似)P147怎样减小一个门的传播延时：减小CL：负栽电容主要由以下三个主要部分组成：门本身的内部扩散电容、互连线电和扇出电容。增加晶体管的宽长比4.有比逻辑和无比逻辑。有比逻辑：有比逻辑试图减少实现有一个给定逻辑功能所需要的晶体管数目，但它经常以降低稳定性和付出额外功耗为代价。这样的门不是采用有源的下拉和上拉网络的组合，而是由一个实现逻辑功能的NMOS下拉网络和一个简单的负栽器件组成。无比逻辑：逻辑电平与器件的相对尺寸无关的门叫做无比逻辑。有比逻辑：逻辑电平是由组成逻辑的晶体管的相对尺寸决定的。(a)基本反馈；(b)电容存储电荷。6.信号完整性。(电荷分享，泄再)信号完整性问题：时钟馈通按存储方式分随机存储器:任何存储单元的内容都能被随机存取，且存取时间和存储单元的物理位萱无顺序存储器:只能按某种顺序来存取，存取时间和存储单元的物理位直有关。 按存储器的读写功能分只读存储器(ROM):存储的内容是固定不变的，只能读出而不能写入的半导体存储器。 随机读写存储器(RAM)：既能读出又能写入的半导体存储器。按信息的可保存性分非永久记忆的存储器：断电后信息即消失的存储器。永久记忆性存储器：断电后仍能保存信息的存储器。按存储器用途分根据存储器在计算机系统中所起的作用,可分为主存储器、辅助存储器、高速缓冲存储 器、控制存储器等。体积愈来愈小，重量轻，引出线和焊接点少寿命长可靠性高性能好且成本低便干大规模生产工作电压也越来越低，能耗也变小、集成度愈来愈高。设计者在进行设计时可以采取多种技术来降低大扇入电路的延时：调整晶体管尺寸逐级加大晶体管尺寸重新安排输入充足逻辑结构氧化层涂光刻胶光刻机曝光光刻胶的显彫与烘干酸刻蚀旋转、清洗与干燥各种工艺加工步骤：(扩散与离子注入、淀积、刻蚀、平面化)去除光刻胶(即“沙在掺杂之前形成图形的多晶硅栅实际确定了沟道区的确切位直，从而也确定了源区和漏区的位直，这一过程称为自对准工艺。优点：它使源和漏这两个区域相对干栅具有非常精确的位直，而且有助于减少晶体管中的全樱幅、无比性、低输出阻抗、高输入阻抗、无静态功耗、高噪声伪NOMS的显著优点是：减少了晶体管的数目，(由CMOS的2N减少为：N+1)该门栅端和源漏端来减少实现逻辑所需要的晶体管数目，即需要较少的晶体管来实现给定的功表现出较低的开关功率由于减小了电压的摆幅，传输管需要较少的开关能量来充电一个节点。差，因为中间有阈值电压将Vth,即其充点只能到达：VDD-Vtho一个纯传输逻辑门是不能使信号再生的。经过许多连续的级后可以看到信号逐渐减弱。当输出为高电平时，矣消耗静态功率。OS它是由在预充电器件的时钟输入和动态输出接点之间的电容耦合引起的效应。时钟馈通的危害在干:它可能使预充电管正常情况下的反偏结二极管变为正向偏直。这矣使电于注入到衬底中，它们可能为附近处干“1”(高电平)状态的高阻抗接点所收集，最终导致出器件的优点：1•晶体管的数目明显减少(N+2)2•具有较快的开关速度1•尽量避免浮空节点2.墩感节点应当很好地与全摆幅信号隔离3•在满足时序约束的X围内尽量加大上升(下降)时间。4•在敏感的低樱幅布线网络中采用差分信号传输方法。5•为了使串扰最小，不要使两条信号线之间的电容太大。7•不同戻上信号之间的线间电容可以通过增加额外的布线戻来进一步减少。12.分析时钟抖动和偏差的来源。时钟偏差：集成电路中一个时钟翻转的到达时间在空间上的差别通常称为时钟偏差。时钟偏差是有时钟路径的静态不匹配以及时钟在负栽上的差异造成的。时钟抖动：在芯片的某一个定点上时钟周期发生暂时的变化，即时钟周期在每个不同的周期上可以缩短或加长。来源：1.时钟的产生2•器件制造中的偏差3•互连偏差4•环境变化5•电容耦合Moore型状态机：下一状态只由当前状态决宦，即次态=f(现状，输入)，输出=f(现状)；入)，输出=f(现状，输入)；Moore型状态机的输出信号是直接由状态寄存器译码得到，而Mealy型状态机则是以现时的输入信号结合即将变成次态的现态，编码成输出信号。Moore状态机和Mealy状态机的状态的是相同的，当前的状态和输入共同决定下一个状态是什SRAM,基于正反馈，有电源数据就存在，面积大，集成度低，速度快，噪声容限高DRAM,基于电荷存储，数据需频繁刷新，集成度高，功耗相对大D触发器是指由时钟边沿触发的存储器单元，锁存器指一个由信号而不是时钟控制的电平墩感的设备。锁存器通过锁存信号控制，不锁存数据时，输出端的信号随输入信号变化，就像信号通过缓冲器一样，一旦锁存信号起锁存作用，则数据被锁住，输入信号不起作锁存器和D触发器实现的逻辑功能基本相同，都是暂存数据。由与非门搭建的话，锁存器所耗用的逻辑资源比D触发器少，所以使用锁存器有更高的集成度，但锁存器有一下缺(1)对毛刺敏感，毛剌信号矣传递下去，无异步复位端，不能在芯片上电时处在一个确(2)矣便静态时序分析变得負杂，可测性不好,不利于设计的可重用，所以当今的ASIC(3)FPGA器件中有大量的D触发器结构而没有锁存器这种现成的结构，使用锁存器矣(4)避免产生组合电路反馈，组合电路反馈矣引起精确静态时序分析难以实现等一系列在有些设计中，不可避免的需要用到锁存器，如在PCI接口设计中要完成PCI规X中对Reset功能的定义。可以通过多位选择器，有测试模式管脚做选择控制位来使设计是可测2.电源分布网络的设计问题二•封装是硅芯片上是现代电路与外界之间的接口，因此它对隼成电路的性能、可靠性、寿命及成本具有重要的彫响。四•工艺偏差的原因：1•由于淀积或杂质扩散期间的不均匀情况引起工艺参数(如杂质浓度密度、氧化层厚度以及扩散深度)不同。这些导致了薄层电阻以及像阈值电压这样的品体管参数值的差异。2•器