微机原理及接口技术

微机原理及接口技术第1页/共109页

2.1.1冯·诺依曼体系结构硬件组成五大部分:

运算器、控制器、存储器、输入设备、输出设备核心和关键：存储器信息表示：二进制

计算机内部的控制信息和数据信息均采用二进制表示，并存放在同一个存储器中。工作原理：存储程序/指令(控制)驱动

编制好的程序(包括指令和数据)预先经由输入设备输入并保存在存储器中；计算机开始工作后，在不需要人工干预的情况下由控制器自动、高速地依次从存储器中取出指令并加以执行。第2页/共109页2.1.2对冯·诺依曼体系结构的改进改进CPU指令集指令功能、指令格式、寻址方式

存储器子系统分层结构

输入/输出子系统总线/接口+多种I/O方式改变改变串行执行模式，发展并行技术；改变控制驱动方式，发展数据驱动、需求驱动、模式驱动等其它驱动方式；重点第3页/共109页1.CPU指令集

指令系统是某一类CPU所能识别和执行的全部指令的集合。

每种CPU都有它自己支持的指令集合（ARM、单片机、DSP等都有自己的指令集合）

指令（Instruction）是CPU执行某种操作的命令。第4页/共109页

例： MOV

R0，#2操作码助记符：与动作一一对应目/源操作数：操作码：由CPU设计人员定义，具有固定的写法和意义。操作数：可由编程人员采用不同方式给出。;注释指令举例ADDR0,R1,R2

；R0R1+R2

第5页/共109页指令设计步骤指令集结构(ISA，InstructionSetArchitecture)：

是体系结构的主要内容之一，其功能设计实际上就是确定软硬件的功能分配。考虑因素

速度、成本和灵活性实现方式

硬件、软件

优化策略RISC、CISC实现内容数据类型、指令功能、指令格式、寻址方式实现步骤根据应用初拟出指令的分类和具体的指令；编写出针对该指令系统的各种高级语言编译程序；对多种算法程序进行模拟测试，确认指令系统的操作码和寻址方式的效能是否都比较高；用硬件实现高频使用的指令，软件实现低频使用指令。第6页/共109页2.存储器子系统计算机系统中存储器采用分级体系结构的根本目的是为了协调速度、容量、成本三者之间的矛盾。

简单的二级结构：内存＋外存

一般为半导体存储器，也称为短期存储器；解决读写速度问题；

包括磁盘（中期存储器）、磁带、光盘（长期存储）等；解决存储容量问题；第7页/共109页完整的四级结构：寄存器＋Cache＋主存＋辅存CPU内部高速电子线路(如触发器)一级：在CPU内部二级：在CPU外部

一般为静态随机存储器SRAM。一般用动态随机存储器DRAM存放临时数据，而用闪速存储器FLASH存放固化的程序和数据（即固件fireware）磁盘、磁带、光盘等其中：cache-主存结构解决高速度与低成本的矛盾；

主存-辅存结构利用虚拟存储器解决大容量与低成本的矛盾；第8页/共109页现代计算机中的多级存储器体系结构第9页/共109页寄存器组特点：读写速度快但数量较少；其数量、长度以及使用方法会影响指令集的设计。组成：一组彼此独立的Reg，或小规模半导体存储器。RISC：设置较多Reg，并依靠编译器来使其使用最优化。Cache高速小容量(几十千到几兆字节)；借助硬件管理对程序员透明；命中率与失效率；主（内）存编址方式：字节编址信息存放方式：大/小端（big/smallendianness）系统辅（外）存信息以文件(file)的形式存放。虚拟存储技术很像一个临时仓库第10页/共109页Cache技术和虚拟存储器技术相同点：

以存储器访问的局部性为基础；采用的调度策略类似；对用户都是透明的；不同点：划分的信息块的长度不同；Cache技术由硬件实现，而虚拟存储器由OS的存储管理软件辅助硬件实现；第11页/共109页smallendianness第12页/共109页不同宽度数据的存储方式按整数边界对齐存储可以保证访存指令的速度按任意边界对齐存储可以保证存储空间的利用第13页/共109页3.输入/输出子系统14/81关键：设置接口电路计算机与直接相联的外围设备进行数据交换的过程通常称为输入/输出(In/Out)，而与远方设备进行数据交换的过程习惯上称为数据通信(datacommunication)。第14页/共109页15/81CPU与外设两者的信号不兼容，在信号类型、功能定义、逻辑定义和时序关系上都不一致。如：信号类型有机械的、物理的、电信号等，信号形式有脉冲、模拟量或数字量等；两者的工作速度不匹配，CPU速度高，外设速度低；若不通过接口，而由CPU直接对外设的操作实施控制，就会使CPU处于穷于应付与外设打交道之中，大大降低CPU的效率；数据传输方式不同，有并行、串行之分。它们不能与CPU直接相连,必须经过中间电路再与系统相连,这部分电路被称为I/O接口电路。具体的接口设计方法将在第4章详细讲述第15页/共109页输入/输出数据传输控制方式第16页/共109页输入输出控制方式——程序控制方式无条件控制（同步控制）

1.特点：要求外设数据变化缓慢，操作时间固定，可以被认为始终处于就绪状态，如一组开关或LED显示管。2.优点：简单，CPU随时可无条件读/写数据。3.缺点：无法保证数据总是有效，适用面窄。条件控制（查询控制）

1.特点：

CPU主动、外设被动。执行I/O操作时CPU总要先查询外设状态；若传输条件不满足时，CPU等待直到条件满足。

2.优点：解决了CPU与外设之间的同步问题，可靠性高。

3.缺点：CPU利用率低，低优先级外设可能无法及时得到服务。第17页/共109页程序控制方式举例无条件控制打印机联络信号数据信号条件控制Busy第18页/共109页输入输出控制方式——中断控制方式

中断:

是指CPU在执行正常程序时，为处理一些紧急发生的情况，暂时中止当前程序，转而对该紧急事件进行处理，并在处理完后返回正常程序的过程。烧水的过程方式1：查询

缺点：不停地往返于厨房和卧室方式2：中断机制

优点：可以同时做多件事情或

处理紧急情况第19页/共109页在CPU正常运行程序时，由于内部或外部某个非预料事件的发生，使CPU暂停正在运行的程序，而转去执行处理引起中断事件的程序

（中断服务子程序），五.然后再返回被中断了的程序，继续执行。六.这个过程就是计算机系统中的中断。计算机中断的过程main(){inta,b,sum;a=123;b=456;sum=a+b;…}打印机中断服务程序产生一个打印机中断第20页/共109页中断原理IRQFIQARM外设第21页/共109页中断系统计算机中断系统：计算机中实现中断功能的软、硬件的总称，一般包括CPU内部配置的中断机构、外设接口中设计的中断控制器及各类中断服务子程序。第22页/共109页中断系统相关概念中断向量：中断向量即中断服务子程序的入口地址，也就是中断服务子程序的第一条指令在存储器中的存放地址。内存

………………MOVR1,#0x60MOVR2,#0x10ADDR0,R1,R2………………

0053H打印机子程序0FFFH中断向量表0000H键盘子程序……中断向量10E2H中断向量第23页/共109页中断系统相关概念中断优先级：在系统中多个中断源可能同时提出中断请求时，需要按中断的轻重缓急给每个中断源指定一个优先级别，这就是中断优先级。

CPU按照中断优先权的高低顺序，依次响应。同级优先级问题断点:是指CPU执行的现行程序被中断时的下一条指令的地址,又称断点地址。第24页/共109页中断现场:是指CPU转去执行中断服务程序前的运行状态，包括CPU内部各寄存器、断点地址等。中断嵌套：若有更高级别的新中断源发出请求，且新中断源满足响应条件，则CPU中止当前的中断服务程序，转而响应高级中断。这种多级（重）中断的处理方式称为“嵌套”。第25页/共109页中断系统CPU执行流程中断服务程序1非预料事件1中断服务程序2非预料事件2新到来的中断应比原中断的优先级高；第26页/共109页

中断屏蔽：在某些情况下，CPU可能不对中断请求信号作出响应或处理，这就是中断屏蔽。中断屏蔽标志系统在处理优先级别较高的中断请求时，不会理睬后来的级别较低的中断请求。第27页/共109页中断处理过程中断检测

CPU内部硬件自动完成，指令结束时检测中断响应

CPU内部硬件自动完成，包括中断判优和中断索引中断服务

CPU执行中断服务子程序并返回断点的过程。中断服务是根据用户自行编制的指令顺序完成各项操作的。如：键盘上按键的执行过程第28页/共109页程序中断与子程序调用的区别子程序的执行是程序员事先安排好的（由调用子程序的指令转入）；中断服务子程序的执行一般由随机的中断事件引发。子程序的执行受到主程序或上层子程序的控制；中断服务子程序一般与被中断的现行程序无关。不存在同时调用多个子程序的情况，因此子程序不需要进行优先级排队；而不同中断源则可能同时向CPU提出服务请求。第29页/共109页微处理器中的中断设置其实和人类活动相似，微处理器毕竟是一门人造科学。第30页/共109页DMA控制方式内存与外设间有大量数据交换时，采用中断方式，每传送一次数据，就必须经历中断处理的全部步骤，而且一般需要借助CPU内部的寄存器作为中介DMA方式：不用CPU的寄存器作传数中介,完成存储器和外设间的直接传数，CPU必须将系统总线的控制权让给DMAC第31页/共109页DMA控制方式DMA特点：数据不通过CPU，而由DMAC直接完成存储单元或IO端口之间的数据传送。程序/中断控制方式：以CPU为控制中心。DMA控制方式：DMAC管理大部分的I/O事物， 完成传送后DMAC主动通知CPU。第32页/共109页DMA方式原理方框图

CPU

DMA控制器存储器IO外设请求响应HLDAHOLDDBAB&CBPC机中的DMA第33页/共109页DMA的时候，CPU在干啥？第34页/共109页DMA操作的基本方法周期挪用：挪用CPU不访问存储器的周期不影响或减慢CPU的操作不易识别可被挪用的周期，硬件电路复杂，数据传送不连贯、不规则周期扩展：在DMA请求后由硬件延长CPU的时钟周期CPU在加宽了的周期内不会进行下一步操作，正好用来进行DMA降低CPU的处理速度CPU停机：最简单也是最常用的DMA传送方式迫使CPU让出总线控制权，整个DMA期间，CPU都一直处于空闲状态会降低CPU的利用率，并可能影响到CPU对中断的响应和DRAM刷新第35页/共109页I/O处理机I/O处理机：采用专用计算机（通道Channel、外 围处理机PPU）来负责I/O工作。智能终端、智能外设第36页/共109页2.2计算机组成原理Computerorganization：主要关注体系结构中各操作单元的功能实现及互联。总线与接口总线bus、接口Interface、主设备Master、从设备Slave

CPU组织控制单元controlunit(控制器)数据单元dataunit(数据通路datapath)（运算器）存储器组织存储介质（存储原理）+读写机制（存取方式）不同的组织形式可以改善主存的访问速度和吞吐量输入/输出组织连接模式、控制方式第37页/共109页简单并行总线结构现代并行总线结构第38页/共109页S3C2440原理图-总线说明第39页/共109页控制单元数据通路控制单元（控制器）指令译码逻辑时序控制部件：指令周期、工作周期、时钟周期(工作脉冲)数据通道（运算器）组成：ALU+寄存器+内部总线功能：基本的二进制算术、逻辑及移位运算；根据运算结果设置状态标志（进/借位、溢出等）；特性：数据通路宽度：即字长(P42)，CPU单次传送和处理数据的能力。数据通路周期：ALU运算并将保存结果的过程。2.2.2CPU组织第40页/共109页1.CPU内的时序控制部件时序控制部件：脉冲源+分频逻辑,用以产生各种系统所需的、满足时序要求的控制信号。

时钟周期系统中最小的基本时间分段指令周期读取并执行一条指令所需的时间工作周期指令周期中的不同工作阶段考虑了中断的指令周期状态图CPU中的多级时序第41页/共109页三星ARM7处理器外部时钟电路系统时钟采用外接10MHz和32.768kHz的晶体振荡器同时工作。其中，10MHz晶体振荡器经ARM内部PLL倍频转换为66MHz，32.768kHz晶体振荡器为ARM的RTC(实时时钟)计时。第42页/共109页2.CPU内典型的数据通路ALU的实现：(1)由基本门电路实现全加器；(2)由n位全加器构成n位并行加法器(3)以加法器为核心，通过扩展输入选择逻辑实现其它基本算术和逻辑运算；第43页/共109页CPU内的微观结构-corei7第44页/共109页2.2.3不同的存储原理双极型：

MOS型掩膜ROM一次性可编程PROM紫外线可擦除EPROM电可擦除E2PROM可编程只读存储器FLASH易失性存储器RAM非易失性存储器NVM静态SRAM

动态DRAM存取速度快，但集成度低，一般用于大型计算机或高速微机的Cache；速度较快，集成度较低，一般用于对速度要求高、而容量不大的场合（Cache）。集成度较高但存取速度较低，一般用于需较大容量的场合（主存）。半导体存储器磁介质存储器

磁带、软磁盘、硬磁盘（DA、RAID）光介质存储器

只读型、一次写入型、多次写入型

第45页/共109页不同的存取方式一、数据传送方式并行存储器(ParallelMemory)串行存储器(SerialMemory)二、数据存取顺序

随机存取（直接存取）可按地址随机访问；访问时间与地址无关；顺序存取先进先出(FIFO)的存储原则队列(queue)堆栈存储（图例P45）先进后出(FILO)/后进先出(LIFO)；向下生成和向上生成；栈顶、堆栈指针SP；

第46页/共109页举例——FIFO存储器美国IDT公司第47页/共109页举例——FIFO存储器IDT

7202

原理图第48页/共109页主存组织形式1：并行存储器第49页/共109页四体交叉存储器第50页/共109页主存组织形式2：双端口存储器第51页/共109页第52页/共109页主存组织形式3：相联（联想）存储器是一种不根据地址而是根据存储内容来进行存取的存储器;写入信息时按顺序写入，不需要地址。在计算机系统中，相联存储器主要用于虚拟存储器中存放分段表、页表和快表；在高速缓冲存储器cache中，相联存储器作为存放cache的行地址之用。这是因为，在这两种应用中，都需要快速查找。第53页/共109页2.2.4连接模式与控制模式 输入/输出组织通常可以采用程序、中断、DMA等控制方式来完成总线与外设之间的数据传输。第54页/共109页55/81CPU与外设两者的信号不兼容，在信号类型、功能定义、逻辑定义和时序关系上都不一致。如：信号类型有机械的、物理的、电信号等，信号形式有脉冲、模拟量或数字量等；两者的工作速度不匹配，CPU速度高，外设速度低；若不通过接口，而由CPU直接对外设的操作实施控制，就会使CPU处于穷于应付与外设打交道之中，大大降低CPU的效率；数据传输方式不同，有并行、串行之分。它们不能与CPU直接相连,必须经过中间电路再与系统相连,这部分电路被称为I/O接口电路。具体的接口设计方法将在第4章详细讲述第55页/共109页I/O接口的硬件组成与结构

CPU外设数据缓冲/锁存器状态寄存器控制寄存器总线驱动地址译码控制逻辑接CPU一侧接外设一侧DBABCB数据信息控制信息状态信息有关端口(PORT)的概念端口外设的各种信息都是通过系统的DB进行交换的；有关信息交换的概念端口和接口区别；STRR0，[R1]第56页/共109页2.3计算机互连结构interconnectionstructure：指计算机系统中连接各子系统的通路集合。总线(bus)是使用最普遍的互连结构。总线要素

线路介质、总线协议（串、并）总线组织单总线、双总线、多级总线（串、并）总线仲裁

集中式、分布式（串、并）总线带宽

（并）总线时序

同步、异步、半同步（串、并）串行总线传输方向、传输距离、传输速率、差错控制、传输时序和格式第57页/共109页2.3.1总线要素一、线路介质种类：有线（电缆、光缆）、无线（电磁波）特性：

原始数据传输率（总线带宽）频率带宽

传输介质可用的最高和最低频率之差对噪声的敏感性内部或外部干扰对失真的敏感性信号和传输介质之间的互相作用引起对衰减的敏感性信号通过传输介质时的功率损耗第58页/共109页二、总线协议总线信号

有效电平、传输方向/速率/格式等电气性能机械性能总线时序

规定通信双方的联络方式总线仲裁

规定解决总线冲突的方式

如接口尺寸、形状等其它

如差错控制等第59页/共109页第60页/共109页第61页/共109页2.3.2总线组织一、单总线特点：存储器和I/O分时使用同一总线优点：结构简单，成本低廉，易于扩充缺点：带宽有限，传输率不高（可能造成物理长度过长）第62页/共109页二、双总线特点：存储总线+I/O总线优点：提高了总线带宽和数据传输速率第63页/共109页三、多级总线特点：高速外设和低速外设分开使用不同的总线。优点：高效，进一步提高系统的传输带宽和数据传输速率。缺点：复杂。第64页/共109页微机的典型多级总线结构第65页/共109页以上是按组织方式分为：若按其传送范围和应用场合：单总线

双总线

多级总线片内总线

片间总线

系统（内）总线

外部总线第66页/共109页④④外部总线、(系统)外总线标准总线，如并口、串口③③系统总线、(系统)内总线标准总线，如ISA、PCI②②片(间)总线三总线形式，即DB、AB、CB①①片内总线一般无具体标准计算机系统的四层总线结构运算器寄存器控制器CPU存储芯片I/O芯片主板扩展接口板扩展接口板计算机系统其他计算机系统其他仪器系统第67页/共109页第68页/共109页微机系统中的系统总线（插板级总线）属于标准总线第69页/共109页微机系统中的外总线（通信总线）属于标准总线第70页/共109页芯片(间)总线MPURAMROMI/O接口外设ABDBCB冯•诺依曼体系结构一般为非标准总线，三总线形式，即DB、AB、CB第71页/共109页片上总线特点简单高效

结构简单：占用较少的逻辑单元时序简单：提供较高的速度接口简单：降低IP核连接的复杂性灵活，具有可复用性地址/数据宽度可变、互联结构可变、仲裁机制可变功耗低信号尽量不变、单向信号线功耗低、时序简单常用总线标准IBM的CoreConnect、ARM的AMBASilicore的Wishbone、Altera的Avalon典型的SOC片内总线第72页/共109页总线的几种分类方法并行总线串行总线按数据格式（本质）按所处位置(数据传送范围)按时序关系(握手方式)片内总线芯片总线（片间总线、元件级总线）系统内总线（插板级总线）系统外总线（通信总线）非通用总线（与具体芯片有关）通用标准总线单总线多重总线按组织方式双总线同步异步半同步同步异步第73页/共109页2.3.3总线仲裁总线周期一般包括4个阶段：总线请求与仲裁、寻址、传数、结束。其中总线仲裁(arbitration)也称为总线判决，其目的是合理地控制和管理系统中多个主设备的总线请求，以避免总线冲突。分布式(对等式)仲裁控制逻辑分散在连接于总线上的各个部件或设备中协议复杂且昂贵，效率高集中式(主从式)仲裁采用专门的控制器或仲裁器总线控制器或仲裁器可以是独立的模块或集成在CPU中协议简单而有效，但总体系统性能较低第74页/共109页菊花链（串行）总线仲裁特点：各主控模块共用请求信号线和忙信号线，其优先级 别由其在链式允许信号线上的位置决定；优点：具有较好的灵活性和可扩充性；缺点：主控模块数目较多时，总线请求响应的速度较慢；主控模块1主控模块2主控模块N允许BG请求BR忙BB总线仲裁器……第75页/共109页并行仲裁特点：各主控模块有独立的请求信号线和允许信号线，其 优先级别由总线仲裁器内部模块判定；优点：总线请求响应的速度快；缺点：扩充性较差；主模块1主模块2主模块N允许BG请求BR忙BB总线仲裁器……第76页/共109页串并行二维仲裁从下一设备主模块1主模块2主模块3允许BG请求BR忙BB总线仲裁器……主模块4到下一设备综合了前两种仲裁方式的优点和缺点。第77页/共109页2.3.4总线带宽总线带宽(busbandwidth)表示单位时间内总线能传送的最大数据(bit)量，因此可以用“总线位宽×数据周期数×时钟频率”来表示。总线位宽数据信号线的数目总线复用；成本、串扰；数据周期数

每个时钟周期内传送数据的次数时钟频率总线偏离（skew）问题第78页/共109页某32位的数据总线，其时钟频率为8.33MHz，该总线的一个存取周期为3个时钟周期，则总线带宽为多少？32bit×（1/3）*8.33M第79页/共109页试题分析：若某16位数据总线的时钟频率为100MHz，且平均每3个时钟完成一次数据传送，则该总线带宽为

MByte/s。第80页/共109页总线共享技术总线复用数据压缩、多级编码、调制解调等方式提高带宽利用率。第81页/共109页2.3.5总线时序总线时序是指总线事件的协调方式，以实现可靠的寻址和数据传送。同步所有设备都采用一个统一的时钟信号来协调收发双方的定时关系。异步依靠传送双方互相制约的握手(handshake)信号来实现定时控制。半同步具有同步总线的高速度和异步总线的适应性时序：各个命令信号必须以严格的时间先后顺序出现，这种严格的时间上的先后顺序就称为时序。第82页/共109页同步并行总线时序一、特点系统使用同一时钟信号控制各模块完成数据传输。一般一次读写操作可在一个时钟周期内完成，时钟前、后沿用于指明总线操作周期的开始和结束。地址、数据及读/写等控制信号可在时钟沿处改变。二、优点三、缺点电路设计简单，总线带宽大，数据传输速率快时钟以最慢速设备为准，高速设备性能将受到影响同步时钟地址信号数据信号控制信号延时第83页/共109页异步并行总线时序一、特点系统中可以没有统一的时钟源，模块之间依靠各种联络（握手）信号进行通信，以确定下一步的动作。二、优点三、缺点全互锁方式可靠性高，适应性强控制复杂，交互的联络过程会影响系统工作速度地址信号数据信号主设备联络信号从设备联络信号①③②①准备好接收（M发送地址信号）③已收到数据（M撤销地址信号）④④完成一次传送（S撤销数据信号）②已送出数据（S发送数据信号）第84页/共109页一、特点同时使用主模块的时钟信号和从模块的联络信号二、优点半同步并行总线时序兼有同步总线的速度和异步总线的可靠性与适应性Ready信号可作为慢速设备的异步联络信号CLK信号作为快速设备的同步时钟信号从此时开始送数到总线上但此时才开始读第85页/共109页2.3.6串行总线高速串行总线体现了成功的网络通信技术向计算机体系结构的渗入：差分信号传输、数据包、点对点传输方向单工、半双工、双工、多工传输距离基波、载波传输速率比特率、波特率差错控制ARQ、FEC、HEC传输时序同步、异步第86页/共109页串行数据的传输方向发送器A接收器B单工方式发送器A发送器B半双工方式接收器接收器发送器A接收器B双工方式接收器发送器12n复用器复用器12n…………多工方式TDM、FDM等第87页/共109页串行数据的调制解调

串行数据在基波传送方式下（指信号按原样传输），通常只能传输几十米至几百米，并且传输速率越大，传输距离越短。为提高串行数据的传输速率和传送距离，我们通常采用载波传送（利用调制解调技术将信号加在高频载波上再进行传输）。

如：可将数字信号利用MODEM调制到300~3300Hz频段以利用公用电话线进行传输。

常用的调制解调方法包括频移键控FSK、幅移键控ASK、相移键控PSK等方式。串行接口MODEMMODEM计算机串行接口计算机串行接口……第88页/共109页串行数据的传输速率

并行数据的传送速率可用总线带宽（MB/s）来表示，而串行数据的传送速率可以有两种表示方式：比特率（bits/s）波特率（baut/s）

波特率是描述了硬件性能，它与比特率的关系是：基波传送方式下载波传送方式下

如某相位调制系统中可能发送的相位状态有0（代表数据“00”）、π/2（代表数据“01”）、π（代表数据“10”）、3π/2（代表数据“11”）四种，则通信线路的相位状态每改变一次将送出两位数据，这时比特率＝2×波特率。

常用的标准波特率包括110、300、1200、2400、4800、9600、19200波特等。通信线路状态改变一次即送出一位数据，这时比特率＝波特率通信线路状态改变一次可能送出n位数据，这时比特率＝n×波特率系统单位时间内传送有效二进制数据的位数通信线路上基本电信号状态的变化频率第89页/共109页串行数据的差错控制

在串行数据长距离的传送过程中，很容易由于突发性干扰（电气干扰、天电干扰等）而引起误码，所以差错控制能力是衡量串行通信系统性能的一个重要指标。差错控制通常包括两方面的内容：

检错：

纠错：如何发现传输中的错误发现错误后,如何消除和纠正错误常用差错控制方式：检错重发ARQ前向纠错FEC混合纠错HEC奇偶校验CRC校验1010110校验位校验位r位信息位k位第90页/共109页试题分析：2009期末若下列字符码中有奇偶校验位，但没有数据错误，那么采用偶校验的字符码是()。

A、11001011 B、11010110 C、11000001 D、11001001第91页/共109页同步串行通信同步串行通信以数据块为基本单位，传输时字节与字节之间、位与位之间都需要严格同步，因此收发双方需要使用（传送）同一时钟信号。

收/发时钟频率＝波特率。同步串行通信通常采用CRC校验方法进行数据的检错和纠错。第92页/共109页同步串行通信的数据格式可能有以下几种。但都必须首先确定传送的起始位置（用同步字符或同步标志或采用硬件同步信号），然后传送准备好的信息数据，最后发送校验字符。同步字符

数据1…… 数据n

CRC字符1CRC字符2 （a）单同步数据格式同步字符1同步字符2数据1…数据n

CRC字符1CRC字符2（b）双同步数据格式数据1 …… 数据n

CRC字符1 CRC字符2 （c）外同步数据格式标志 地址 控制

数据1 ……数据n

CRC字符1 CRC字符2

（d）SDLC/HDLC数据格式第93页/共109页T异步串行通信异步串行通信以字符为基本单位，传输时字节与字节之间无时序关系，但字节内各位按固定时序和顺序传送。收发双方只需保证接收时钟和发送时钟在误差范围内同频率，而无需使用（传送）同一时钟源。收发双方的本地时钟＝波特率因子n×波特率

n（16、32、64等）的使用有利于提高准确度n＝16时起始位数据位b0接收方检测到低电平

连续检测到8次低电平后确认收到起始位

收到起始位后每隔16个时钟脉冲T对数据线采样1次，以确保可以在稳定状态接收到该bit数据8T16T16T…………第94页/共109页异步串行通信传送的数据格式可如下定义：首先传送1位起始位，再从最低位（b0）开始传送7位信息位，然后是1位奇偶校验位，最后是1位（或1.5位、2位）停止位。如采用偶校验、一位停止位时传送数据53H时的波形可能的错误类型：奇偶校验错，帧格式错，溢出错停止位校验位D6D5D4D3D2D1D0起始位1010100110第95页/共109页下图所示为串行异步通信中传送某字符的基波波形。该字符所传送的数据值为（①）H；采用的是（②）（奇或偶）校验。试题分析：2009期中补充：当波特率为4800时，最大传输速率是（）字符/秒？第96页/共109页异步串行通信与同步串行通信的比较

同步通信中除数据外还必须传送时钟，系统较复杂同步通信中附加的信息量少，传送效率较高；

（同步通信中每个数据块会增加一些冗余信息，而异步通信中每个字符都会有一些附加信息位。）同步通信每次传送一个数据块，块中各字符间不允许有间隔

（如遇上有字符未准备好的情况应填入同步字符）；而异步通信每次传送一个字符，字符间间隔任意；因此，同步串行通信适合较快地传送大批数据的场合，一般用于网络通信中；

异步串行通信适合较慢地传送间断性的数据，一般用于点对点通信中。第97页/共109页串行数据的格式及含义一些串行总线（接口）标准只约定实现信息传输的基本方法，而对被传输信息的格式及含义不作规定，这些内容应由通信双方遵循的通信协议确定，具体可包括以下内容：数据先传低位（LSB）还是高位（MSB）？每次传送的数据位数目是否固定？如不固定，接收方如何获知本次传送的数据位个数？通信双方除收发普通数据外，是否还需要交换其它信息？如需要，接收方该如何区分普通数据与其它信息？接收方如何