工艺技术9双极型集成电路工艺技术

工艺技术9双极型集成电路工艺技术第1页/共80页（一）集成电路中的晶体管

和无源器件NPN晶体管结构外延和隔离埋层和深集电极PNP晶体管集成电阻和电容第2页/共80页集成电路中的NPN晶体管第3页/共80页集成电路中的PNP体管第4页/共80页集成电路中的PNP体管第5页/共80页集成电阻pn金属第6页/共80页集成电阻Pinch电阻

PbaseＰ衬底NEpi第7页/共80页集成电容NP+金属介质层第8页/共80页（二）工艺和设计的界面－设计手册器件和工艺指标设计规则简要工艺流程和光刻版顺序光刻版制作要求PCM文件模型参数第9页/共80页2um18VspecParameterSymbolMinTypMaxUnitNPNtransHfe80140250Bvceo1835-VLPNPtransHfe100250400Bvceo1840-VIsoBVBviso2035-VFieldVthVth182536VCapacit.CAP8.510.612.7PfImplantRIR18.4k23k27.6kΩ第10页/共80页2um18VspecItemMinTypMaxSize(um2)RBN()10515019520x200R-Epi()7.35k10.5k13.5k20x200R-DN()15253520x200R-PBAS()1.9k2.15k2.4k20x200R-XBAS()21030039020x200R-IR()18.4k23.0k27.6k20x200R-NEMT()608010020x200第11页/共80页设计规则－设计与工艺制作的接口目的：使芯片尺寸在尽可能小的前提下，避免线条宽度的偏差和不同层版套准偏差可能带来的问题，以提高电路的成品率内容：根据实际工艺水平(包括光刻特性、刻蚀能力、对准容差等)，给出的一组同一工艺层及不同工艺层之间几何尺寸的限制，主要包括线宽、间距、覆盖、露头、面积等规则，分别给出它们的最小值，第12页/共80页2um18V设计规则例BPaminwidth4umbclearancetoBN8umBN2.bISOIslandBP2.a2.cISOIslandDummyislandIsland第13页/共80页2um18V设计规则例DeepN+aMin.Width4.0umcBNextensionDN1.0umdClearancetoBP9.0umBNDNDN3.a3.c3.b3.b3.eISOIslandBP3.d第14页/共80页2um18V设计规则例Isolation(ISO)

aMin.width4.0bClearancetoBN8.0umdClearancetoDN9.0umBN4.bISOIslandISO4.adummyIslandDN4.d4.c第15页/共80页2um18V设计规则例N+Emittera1Min.width4.0umiPBASextensionNEMT1.5umjSpaceNEMT3.0umIslandISO(BP)IR7.a8.bBN8.cDNPBASSNSN8.aXBAS8.e8.d8.g8.i8.hSN8.j8.fNPNTransistor8.h8.iPBASXBASNEMTisland8.a第16页/共80页2um18V设计规则例contacta1Min.Width2.0umbXBASextensionBCONT1.0umNPNXBASSNBCONTTOPBAS10.a1,210.b10.c10.d10.e10.cBCONTNEMTBCONTTOBCONTTOBCONTTO10.a2第17页/共80页2um18V设计规则例MetalaMin.width3.0umeSpace2.0umunder500umparallellinefSpace3.0umOver500umparallellineM112.aSN12.c12.f12.eCO12.gPAD12.hM1M112.iCAP12.d第18页/共80页

BriefProcessflow&MaskSequence1Startingmaterial2Initialoxidation3BuriedNphoto/etch4BNimplant5BNdrive-in6BuriedPphoto7BPimplant8Epigrowth9Initialoxidation10DeepN+photo/etch11POCl3pre-depositionandoxidation第19页/共80页BriefProcessflow&MaskSequence12*Pbasephoto13*PBASimplant14*Implanterresistorphoto15*Resistorimplant16*ExtrinsicPbasephoto17*XBASimplant18Drive-in19NEmitterphoto/etch20NEMTimplant21NEMTdrive-in22Capacitorphoto/etch第20页/共80页BriefProcessflow&MaskSequence23Capacitoroxidation24Si3N4deposition25Contactphoto/etch26Metal1deposition27Metal1photo/etch28Oxidedeposition29Viaphoto/etch30Metal2deposition31Metal2photo/etch33USG/SiNDeposition33Padphoto/etch34Alloy第21页/共80页制版信息光刻机类型和光刻版大小制版工具（图形发生器，电子束制版）版材料（石英，低膨胀玻璃）制版精度芯片和划片槽尺寸套准和CD标记PCM图形插入方案第22页/共80页制版信息－ProcessBiasMaskNameProcessBiasDigit.Scribe1BN-0.8umCD2BP(island)1.0umDC3DN-1.0CD4PBAS0CC7NEMT-0.6umCD9CONT-0.5umCC10M10DC第23页/共80页PCM第24页/共80页（三）PN结隔离双极工艺流程（2um18V）第25页/共80页双极IC工艺流程N+埋层光刻和Sb+注入P(111)Sub10-20-cm75kev4.5E15cm-2第26页/共80页双极IC工艺流程N+埋层扩散P衬底N+埋层1225ºC60’N2+60’O212+/-3/sq4.2um第27页/共80页N+埋层版第28页/共80页双极IC工艺流程P埋层光刻和B+离子注入PSubN+50kev4E14cm-2第29页/共80页P埋层版第30页/共80页双极IC工艺流程外延PSubN-EpiN+埋层18V8.00.5um1.70.2cm36V13.50.8um4.30.43cm第31页/共80页外延层参数选择外延电阻率应主要满足BVbco的要求，可查BV~Nd曲线外延厚度>Xjbc+Wbc+Wbn基区埋层XjbcWbcEpiWbn第32页/共80页外延层的质量评价外延电阻率外延厚度畸埋层图形偏移，畸变及对策缺陷（特别在有埋层图形处）第33页/共80页双极IC工艺流程外延后氧化－DN光刻－磷予淀积(5.40.5/sq)－磷扩散PSubN-EpiN+埋层第34页/共80页DN版第35页/共80页双极IC工艺流程去除全部氧化层，重新生长PAD氧化层PSubN-EpiN+埋层第36页/共80页双极IC工艺流程基区(PBAS)光刻和B+注入B+注入PSubN-EpiN+埋层80kev4.1E14cm-2第37页/共80页基区版第38页/共80页双极IC工艺流程外基区(XBAS)（隔离）光刻B+注入PSubN-EpiN+埋层80kev4.1E14cm-2光刻胶第39页/共80页基区和非本征基区基区（本征基区），外基区（非本征基区，浓基区）非本征基区作用减小基区串联电阻（提高功率增益）减小噪声第40页/共80页隔离（XBAS)版第41页/共80页双极IC工艺流程基区（隔离）推进PSubN-EpiN+埋层Rs=2238/sqXj=1.5um第42页/共80页单向隔离和对通隔离单向隔离和对通隔离对通隔离优点减少隔离时间（尤其在外延层厚时）减少横向扩散，从而可减少隔离区宽度上隔离和XBAS可合用一块版

第43页/共80页双极IC工艺流程发射区光刻－磷注入－扩散PSubN-EpiN+埋层Rs=7.90.8/sqXj=1.0um第44页/共80页发射区版第45页/共80页双极IC工艺流程－制作电容Ｐ基区发射区Ｎ+氮化硅450A氧化硅1500A第46页/共80页电容版第47页/共80页双极IC工艺流程接触孔光刻PSubN-EpiN+埋层第48页/共80页接触孔版第49页/共80页双极IC工艺流程金属连线PSubN-EpiN+埋层第50页/共80页金属1版第51页/共80页通孔版第52页/共80页金属2版第53页/共80页双层金属布线第54页/共80页压点（PAD）版第55页/共80页工艺控制计划（例）工艺名称控制项目控制值抽样大小抽样频率外延厚度8.0±0.5um5点/1片1片/Lot外延电阻率1.7±0.2cm5点/1片1片/LotDN予淀积方块电阻5.4±0.5/sq5点/1片2片/Run基区推进氧化层厚6000

±600A5点/1片2片/Run基区推进方块电阻223±8/sq5点/1片1片/Lot发射光刻ADICD4.0±0.4um5点/1片1片/Lot发射光刻AEICD4.6±0.5um5点/1片1片/Lot第56页/共80页（四）先进双极工艺双极型晶体管尺寸的缩小氧化物隔离双极工艺多晶硅发射极双极工艺第57页/共80页双极型晶体管尺寸的缩小第58页/共80页氧

化

物

隔

离

的

双

极

晶

体

管第59页/共80页氧化物隔离双极工艺第60页/共80页氧化物隔离双极工艺第61页/共80页氧化物隔离双极工艺第62页/共80页多晶硅发射极晶体管第63页/共80页多晶硅发射极晶体管杂质分布第64页/共80页多晶硅发射极双极工艺(1)第65页/共80页多晶硅发射极双极工艺(2)第66页/共80页多晶硅发射极双极工艺(3)第67页/共80页模拟双极IC工艺特点(1)器件特性的精度要求高组成差分对的晶体管特性如,Vbe一致性好要求晶体管有较大的放大倍数>100要求输出晶体管有较大的驱动能力

Vce(sat)小,例：0.11-0.21mV(Ic=1mA,Ib=100uA)要求晶体管的线性度好

(1uA)/(100uA)例：

70-110%第68页/共80页模拟双极IC工艺特点(2)pnp晶体管横向和纵向pnp晶体管电容大容量

MOS电容0.35-0.5fF/um2电阻宽范围扩散电阻10-100/sq注入电阻0.5-2k/sq夹断电阻5-20k/sq第69页/共80页纵向pnp晶体管PSub

P+埋层P+P+n+基区nn-epin+埋层第70页/共80页（五）工艺和器件模拟在工艺设计中的应用第71页/共80页双极工艺模拟(SUPREM3)TITLE:BipolarDevice(SB20A):ActiveRegion.#Initializethesiliconsubstrate.Initialize<111>SiliconBoronResistivity=15Thick=10.\dX=.02xdX=.05Spaces=200#Growinitialoxidation=7500ADiffusionTemperature=1100Time=70WetO2#Etchtheoxideovertheburiedlayerregions.EtchOxide#Growimplantedoxide(175A)forBNlayeroxidationDiffusionTemperature=875Time=20DryO2#Implantanddrive-intheantimonyburiedlayerImplantAntimonyDose=4.8e15Energy=75DiffusionTemperature=1225Time=360N2DiffusionTemperature=1225Time=120DryO2第72页/共80页双极工艺模拟(SUPREM3)EtchOxide#Grow9.5micronofphosphorusdopedepi.EpitaxyTemperature=1180Time=13Growth.Rate=0.8\PhosphorusGas.Conc=3e15#EPIinitialoxidationDiffusionTemperature=1100Time=120WetO2#ISOphoto#ISOimplantoxidationDiffusionTemperature=1000Time=200DryO2#ISOimplantImplantBoronDose=5E15Energy=130#ISOpre-driveDiffusionTemperature=1175Time=180Nitrogen#ISOdriveDiffusionTemperature=1100Time=60WetO2第73页/共80页双极工艺模拟(SUPREM3)#Deepcollectorpre-depDiffusionTemperature=980Time=45c.phosphorus=5e18#GetteroxidationDiffusionTemperature=900Time=60DryO2#DeepcollectordriveDiffusionTemperature=1200Time=150DryO2#OxideremovalEtchoxide#ReoxidationDiffusionTemperature=1100Time=30DryO2DiffusionTemperature=1100Time=95WetO2#EtchtheoxideforbaseregionEtchOxide第74页/共80页双极工艺模拟(SUPREM3)#Movethefinegridtothesurface.GridLayer.1Xdx=0.#GrowoxideforbaseimplantDiffusionTemper