编码器及解码器

-.z编码电路设计报告目录一、设计任务二、题目分析与整体构思三、硬件电路设计四、程序设计五、心得体会设计任务在数字系统中，编码指将特定的逻辑信号编为一组二进制代码。能够实现编码功能的逻辑部件称为编码器。一般而言，M个不同的信号，至少需要N位二进制数编码。M和N之间满足2N≥M的关系。在实际工作中，同时有多个输入被编码时，必须根据轻重缓急，规定好这些控制对象允许操作的先后次序，即优先识别。能够识别信号的优先级并进展编码的逻辑部件称为优先编码器。8-3线优先编码器是常见编码器之一，它有8个输入端、3个二进制码输出端，作用是将输入*0～*7八个状态分别编成842l码的反码输出，优先级分别从*7～*0递减。使用VHDL硬件描述语言的设计方法和思想设计8-3线优先编码器。用ISE软件运行仿真，观察波形图，并将程序下载到FPGA，验证编码器的逻辑功能。使用VDHL语言实现8-3线优先编码器，操作简单、易懂，将8个拨码开关的状态作为输入，3个LED显示上下电平作为输出，很容易理解编码器的工作原理。题目分析与整体构思题目要求使用VHDL语言设计8-3线优先编码器。用ISE软件运行仿真，观察波形图，并将程序下载到FPGA，验证编码器的逻辑功能。用开发板E*CD-1上的8个拨码开关的状态作为输入，3个LED显示上下电平作为输出，通过改变8个拨码开关的开关来控制3个LED的输出状态。三．硬件电路设计SW6SW6SW7SW5SW2SW1SW0SW4SW3D2D1D0SW1SW2SW5SW4SW3SW6SW7D0D1D2SW0拨码开关SW7～SW0输入，D0～D2输出上下电平，通过改变8个拨码开关的开关来控制3个LED的输出状态。程序设计〔1〕创立工程制定工程名，工程路径以及顶层设计所使用的输入方式，此设计我们选择硬件描述语言作为顶层设计的输入方式HDL。〔2〕选择目标器件〔3〕创立新源文件这里我们选择“VHDLModule〞，进展新源文件模块定义，所定义的内容是所要设计模块的实体说明，即模块的端口说明。本实验所要实现的是编码器的设计，设定SW7～SW0为六个输入端口，共3个输出信号D(0)~D(2)，选择输出为总线模式(Bus)，Msb、Lsb分别表示最大端口号与最小端口号〔注意：选择端口方向in、out、inout〕。检查模块端口定义是否正确。〔4〕添加源文件〔5〕完成工程创立在工程设置统计窗口，可以看到对工程的描述总结，目标器件的描述，以及新建源文件的总结，此工程创立完成。〔6〕设计输入包括库的声明，包的声明，完整的实体说明以及构造体框架。使用VHDL语言设计完善基本编码器电路设计，拨动开关SW0～SW1作为六个输入端，LED0~LED２作为输出显示，以观察实验结果。1.LED与编码器电路对应关系SW7SW6SW5SW4SW3SW2SW1SW0D2D1D0000000010000000001×001000001××01000001×××0110001××××100001×××××10101××××××1101×××××××111其中D2~D0中，“0〞为点亮，“1〞为熄灭。〔7〕仿真设计代码输入完成后，需要对设计进展波形仿真。有添加波形仿真文件，仿真波形文件时钟设置，设置输入信号波形和波形仿真这几个步骤。〔8〕设计综合*ilin*综合工具对设计进展行为级综合，将系统直接从行为级描述综合为存放器传输级描述。综合过程中主要完成三个步骤：首先为语法检查，检查设计文件语法是否有错误；其次为编译过程，翻译和优化HDL代码，将其转换为综合工具可以识别的元件序列；最后为映射过程，将这些可识别的元件序列转换为可识别的目标技术的根本元件。Synthesis工具即用来完成设计综合，它可完成以下任务查看综合报告〔ViewSynthesisReport〕、查看RTL原理图〔ViewRTLSchematic〕、查看技术原理图〔ViesTechnologySchematic〕、检查语法〔CheckSynta*〕、产生综合后仿真模型〔GeneratePost-SynthesisSimulationModel〕。〔９〕.引脚分配8线3线优先编码器的引脚分配信号名及对应板上资源信号名FPGA引脚分配输入信号〔SW0〕*<0>P43输入信号〔SW1〕*<1>P32输入信号〔SW2〕*<2>P26输入信号〔SW3〕*<3>P20输入信号〔SW4〕*<4>P14输入信号〔SW5〕*<5>P6输入信号〔SW6〕*<6>P204输入信号〔SW7〕*<7>P194输出信号〔D0〕y<0>P33输出信号〔D1〕y<1>P31输出信号〔D2〕y<2>P30(10)设计实现设计综合完成后，即进展设计实现〔Implement〕。实现过程主要分为三个步骤：翻译逻辑网表〔Translate〕、映射到器件单元〔Map〕、布局布线〔Place&Route〕。在处理子窗口，鼠标双击ImplementDesign，信息输出窗口会显示设计信息。〔11〕生成下载文件及目标板配置处理子窗口中双击GenerateProgrammingFile，生成可编程文件。而后双击ConfigureTargetDevice，进展目标板配置。开发板正确连接，并上电后，可在ISE用户区看到两个可配置芯片，分别为4Mb的平台flash与FPGA*c3s500e台flash与FPGA*c3s500e。同时出现平台Flash配置文件指定窗口，绿色芯片表示当前进展配置的芯片。该设计我们选择对FPGA*c3s500e进展配置，平台Flash配置窗口点击Cancel。选定FPGA芯片图标，右键单击选择program，在随后弹出的“DeviceProgrammingProperties〞对话框直接点击ok，对FPGA进展编程。文件下载成功，则显示“ProgramSucceeded〞可通过开发板观察相应实验现象。至此，使用ISE软件设计根本逻辑门电路已经完成。(12)程序代码libraryIEEE;useIEEE.STD_LOGIC_1164.ALL;useIEEE.STD_LOGIC_ARITH.ALL;useIEEE.STD_LOGIC_UNSIGNED.ALL;entitypriority_encoder8_3isPort(*:inSTD_LOGIC_VECTOR(7downto0);y:outSTD_LOGIC_VECTOR(2downto0));endpriority_encoder8_3;architectureBehavioralofpriority_encoder8_3isbeginprocess(*)beginy<="000";foriin0to7loopif(*(i)='1')theny<=conv_std_logic_vector(i,3);endif;endloop;endprocess;endBehavioral;五.调试输入端SW7～SW0为:00000001,输出D0～D2为:000;输入端SW7～SW0为:0000001×,输出D0～D2为:001;输入端SW7～SW0为:000001××,输出D0～D2为:010;输入端SW7～SW0为:00001×××,输出D0～D2为:011;输入端SW7～SW0为:0001××××,输出D0～D2为:100;输入端SW7～SW0为:001×××××,输出D0～D2为:101;输入端SW7～SW0为:01××××××,输出D0～D2为:110;输入端SW7～SW0为:1×××××××,输出D0～D2为:111;调试结果：编码器成功实现。6．总结通过这次设计我们了解并掌握VHDL硬件描述语言的设计方法和思想，使自己能将已学过的数字电子系统设计、VHDL程序设计等知识综合运用于电子系统的设计中，根本掌握了运用VHDL设计电子系统的流程和方法，加强和培养了自己对电子系统的设计能力。我们也了解了VHDL的一些知识，VHDL主要用于描述数字系统的构造，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。VHDL的程序构造特点是将一项工程设计，或称设计实体〔可以是一个元件，一个电路模块或一个系统〕分成外部〔或称可是局部,及端口〕和内部〔或称不可视局部〕，既涉及实体的内部功能和算法完成局部。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外局部的概念是VHDL系统设计的根本点。VHDL语言作为一种国际标准化的硬件描述语言，自1987年获得IEEE批准以来，经过了1993年和2001年两次修改，至今已被众多的国际知名电子设计自动化〔EDA〕工具研发商所采用，并随同EDA设计工具一起广泛地进入了数字系统设计与研发领域，目前已成为电子业界普遍承受的一种硬件设计技术。VHDL语言用于数字系统设计的主要优点是：〔1〕允许用软件描述系统的硬件构造，即描述系统怎样分解为子系统和子系统间怎样互连。〔2〕允许使用类似常用编程语言形式的系统功能指标。〔3