数电填空题知识点总结

填空题知识点总结-CAL-FENGHAI-(2020YEAR-YICAI)_JINGBIAN1、逻辑代数有与 、 或 和 非 三种基本运算。2、四个逻辑相邻的最小项合并，可以消去2 个因子； 2n 逻辑相邻的最小项合并，可以消去n个因子。3、逻辑代数的三条重要规则是指 反演规则 、 代入规则 和对偶则。4、n个变量的全部最小项相或值为 1 。6、在真值表、表达式和逻辑图三种表示方法中，形式唯一的是 真表 。8、 真值表 是一种以表格描述逻辑函数的方法。9、项AC相邻的最小项有A’ ，C ， A’ 。10、一个逻辑函数，如果有n个变量，则有 2n 个最小项。11、n个变量的卡诺图是由 2n 个小方格构成的。13、描述逻辑函数常有的方法是 真值表 、 逻辑函数式 和逻辑14、相同变量构成的两个不同最小项相与结果为 0 。15、任意一个最小项，其相应变量有且只有一种取值使这个最小项的值为1 。在数字电路中，三极管主要工作在 和 两种稳定状态饱和、截止二极管电路中，电平接近于零时称为 ，电平接近于VCC是称为 低电平、高电平TTL集成电路中，多发射极晶体管完成 逻辑功能与运算TTL与非门输高电平的值为 ，输低电平的值为 。、与一门电路相，三态门电路中数的输入输，一个，这个对有作的常称为 使能端或非门电路输入为逻辑1时，输为逻辑 。0电路如图示，其输F的逻辑状态为 。1与门的多输可 ，或门的多输可 与有输入并或接高电平、与有输入并或接低电平逻辑的或非门电路于逻辑的 与非门 电路与非门三态门主要于线传输，既可于 单向传输 ，可于双向传输 。单向传送、双向传送TTL。、三态中除了两种状态外还有第三种状态这第三种状态称阻态 。阻态作逻辑取01并不表示数小而表示逻辑路两个状态。、低数字路中逻辑状态由、来表示正逻辑用表示逻辑1用消除或减弱组合路中竞争冒险常用方法发现并消掉互补变量增__________联 、容要扩展得到1个16-4线编码器需要 片74LS1482在组合逻辑路中当一个信号经过多条路径传递后到达某一逻辑端时会有时间先后这一现象由此而产生干现象竞争、冒险组合逻辑路在时逻辑路状态取路各组合而路状态、来状态有 。、常中组合逻辑器有 和 。编码器、码器、数选择器、数比较器、加法器选二个。加法器一种基本算术运算路中半加器考虑本位两个二进制数进行相加不考虑 加法器位向本位进位全半加器既要考虑本位两个二进制数进行相加还要考虑 加器。位向本位进位用全加器组多位二进制数加法器时加法器进位方式通常有、 、2种串行进位、并行进位基本码器路除了完码功外还实现 和 功逻辑函数发生、多路分配多路分配器可以直接用 来实现码器4加法器用加器。提运算速度在路组组合逻辑路时一需要先逻辑表达式逻辑路图数选择器功相当多个数数经过选择把通道数传送到 公共数通道上去多个、唯一数分配器功相当一个多数将 数源来数根需要送到 不同通道上去经过选择把通道数传送到公共数通道上去。、多个16．加法器的超前进位级联方式，高位的运算不必等低位运算的结果，故提了 ，但结构比较 。运算速度、复杂17．加法器串行进位的级联方式由于结构 ，主要用在 数字设备中。简单、低速来表示逻辑0。1，0正逻辑的或门电路等效于负逻辑的 与门电路与门实现基本的逻辑运算的门电路主要有门、或门 、 非门三种与门、或门、非门三极管作为开关元件，主要工作在 截止区 和 饱和区 两区截止区、饱和区0表示，电平接近于VCC称为高电平，用数字1表示。0,11表示，电平接近于VCC称为高电平，用数字0表示。1,0异或门电路中，当两输入端的输入为01 或10组合时，输出为1。01、10同或门电路中，当两11001。00、110，用低电平来表示逻辑1。0，1消除或减弱组合电路中的竞争冒险，常用的方法是发现并消掉互补变量，增加，并在输出端并联。冗电容要116-4器，要74LS148。2输入多路逻辑门的输入端时，有时，现称为，由产生输出干扰脉冲的现称为。竞争、冒险所谓组合逻辑电路是指：在任何时刻，逻辑电路的输出状态只取决于电路各的组合，与电路的 无关。输入状态、原来的状态5．组合逻辑电路由逻辑门电路组成，不包含任何 ，没有 能力。记忆元件、记忆常见的中规模组合逻辑器件有 和 等。器、译器、数据选择器、数值比较器、加法器任选二。加法器是种基本的算运算电路，中的加器是只考虑本位两进制数进行相加不考虑 的加法器。低位向本位的进位全半加器既要考虑本位两二进制数进行相加，还要考虑 的加器。低位向本位的进位用全加器组成多位二进制数加法器时，加法器的进位方式通常有、 、2种。 串行进位、并行进位基本译码器电路除了完成译码功能外，还能实现 和 功能。逻辑函数发生、多路分配多路分配器可以直接用 来实现。译码器与4位串行进位加法器比较，使用超前进位全加器的目的是 提高运算速度在分析门电路组成的组合逻辑电路时，一般需要先根据 写出逻辑表达式。逻辑电路图数据选择器的功能相当于多个输入的数据数据开关，是指经过选择，把通道的数据传送到 的公共数据通道上去。多个、唯一数据分配器的功能相当于一个多输出的数据开关，是将数据源来的数据根据需要，送到不同的通道上去。经过选择，把通道的数据传送到的公共数据通道上去。一个、多个加法器的超前进位级联方式，高位的运算不必等低位运算的结果，故提高了 ，但结构比较 。运算速度、复杂17．加法器串行进位的级联方式由于结构 ，主要用在 数字。、低速1、组合电路的基本是 门电路 ，时电路的基本是 器 。//门电路，发器2、发器有 2 种，在当 时的用，发器可一种稳一种。//发器有种，在当的时的作用，发器可一种一种。3、同RS发器的R·S=00 。//RS发器的RS=0以它的输入信号不能同时0；4、同发器一般可用化表、换图、机流程图、 时图等方法描述。//法描述5、发器按逻辑功能可分SR发器 、 JK发器 、 T器 、 D发器 4种最常用的发器。、//发器按逻辑功能可分RS发器，JKTD用的发器。6、JK发器的方：Q*Q+KQ 。7、D发器的方：Q* =D。8、时电路可分： 同时电路和异时。//时电路可以分同时电路，和异时电路9、T发器的方：Q*。10、时电路的输出不仅仅与当前的输入有关，还与以前的输入 有关。11、所谓同步时序电路，是指所有触发器状态的变化都是在同一时钟信号的操作下同时发生的 。//所谓同步时序电路，指所有的触发器状态的变化都是在同一时钟信号的操作下同时发生的。12、S： *=R+SQ。13、 既能进行递增计数又能进行递减计数的计数器称为可逆计数器。14、从总体上看，时序电路由组合电路和存储电路 两部分组成。15、若要构成七进制计数器，最少用 3 个触发器，它有个1无效状态。16、计数器电路中， 有效循环中的状态 称为有效状态；若无效状态经干个CP脉冲后能 回到有效循环中 ，称其具有自启动能力。17、4个触发器构成的计数器，其最大计数长度为 24 。18、所谓异步时序电路，是指触发器 状态的改变不是同时发生的 。19、寄存器可分为 基本寄存器 、移位寄存器。20、时序逻辑电路有状态转化表 、状态转换图、状态机流程图 、图 四种描述方法。21、RS、JK、D和T触发器中，只有RS 触发器存在输入信号的约束条件。22、计数器按进位体制的不同，可分为 、 、 。23、计数器按数字增减的不同可分为法计数器 、减法计器 、器 。24、构成一个6的同步计数器少要3 个触发器。25S 、R P脉D D冲制的下作时，两所电。26、构成一个10的同步计数器少要 4 个触发器。27、JK触发器转能，其JK为11 。28、JK触发器持能，其JK为00 。29、JK触发器0能，其JK为01 。30、JK触发器1能，其JK为10 。D/A转换器的作用是将数字信号转变为拟信号 。单稳态触发器有一个稳 态，还有一个暂稳 态。A/D转换器的作用是将拟信号转变为数字信号 。输出占空比是指脉冲宽度与脉冲周期的比亦即q=tw/T 。生脉冲信号的电路、和成。A/D转换器一