EDA电子综合设计

EDA合设计-CAL-FENGHAI-(2020YEAR-YICAI)_JINGBIANEDA合设计与信息工专 业信息工程班 级：学 号姓 名1、任务款数字电子时钟，具体要求如下：1输入条件z22D与对时功能，对时精确到，闹钟置与对时采用按键作为输入信号。3altera公司的quartusII软件进行编程与仿真，语言可以选择VerilogHDLVHDL。2、目的与意义训练综合运用学过的数字电子技术、数字系统(HDL硬件)和计算机编程及电路相关基本知识，培养独立比较复杂数字系统能力。通过综合EDA工具数字系统电路的基本方法，包括原理方案的确定、详细中的编程与仿真等系过程，为以进行工程实的下基。时钟，的，为的，的进，科技的的，对的功能提出了新的要求，怎样让时钟更好的为民服务，怎样让我的老焕青春呢这要求不断出新型时钟。现，时已不仅关系到个的职业生涯，了衡量个道德的标准。时钟为提供了学用时间规律的依据，然而，通的机钟表与机钟对于忙碌的生活显然早已不太适应，款精数字时钟势在必行。本通过对目前市场上的数字电子钟的，EDA技术款精数字电子钟，使可以到精确时显示,帮助合理安排时间，方便的生活。二原理方案1、多功能数字钟的“较”“较”随码管校正和校中系统主要由系统三（modeture，FPGA码管和蜂鸣器部组成。2原理框图码管模块蜂鸣器分蜂鸣器Clk频 模块 模模Clk块控制模块图第三部详细过程选择各构思：考虑使mode01信号正常调节调节闹和跑表这四之转换所以mode信号作主要体控制模块(1)和模块中虽然模块中也mode信号但是它只是turn信号将信号清零辅助作保证只m=0（即普通）下turn信号清零才起作校下只是小切换和跑表下的暂停a控制模块下作：modeturn2-4changemodeturncount1()、counta(小)、count2(闹铃)、countb(闹铃小)。b、 ：。只turn选出小钟一mode一起送至管。、关于调整闹铃调整中原理：对于这问题我们要考虑两种情况首先调整情况：因为调整change在1Hz计而随发生累。而闹铃调整存这种情况因为闹铃发生只可人工调节(change)结果。a、调整：由于（2）又设置了快所以有三部对起一快numXclk,表以原始钟速率二慢changecount19进位。b、 闹铃调整：该部原理只9向高位进位。所以只有两部组一快numXclk,表以原始钟速率二慢change具体到各、各位count2countb。频输入一50MHzzq1KHz的zzzq1H。设计思想对系统50MHZ进行频设置长度计值当系统clk到某值输出一计值输出钟进行频产生频率。设计流程图如下50MHz50MHz1HZ2HZ500HZFPGA50MHz。代码如下：1229.5951、53、55、57秒内蜂鸣器低频功能。.整点0600061024HNN次。此仿真中为六响六下分计数仿真：分计数仿真小计数仿真仿真波形图电路图总电路图第五部分总结通过对数字钟的设计到成功是耗时最长的，但也是学到知识点最多，收获最多的。每一个模块与代码都必须仔细研读，参照前人的成功经验，再加上自己的学习心得，将头文件，24进制，浏览扫描模块自己写出，并最终调试成功，非常开心！觉得学到有用的东西，很实用。当然离不开老师与同学的帮助与支持，历练了自己。对数字系统设计有了更深层次的了解，对数字电路也有了知识的补充与扩充！几个星期的紧张工作，最后完成了我的设计任务——数字钟的设计与制作。通过本次课程设计的学习，我深深的体会到设计课的重要性和目的性所节，让同学们