电子技术基础数字部分

4.4.5算术运算电路11011001+011010011半加：在两个1位二进制数相加时，不考虑低位来的进位的相加

全加：在两个二进制数相加时，考虑低位进位的相加

加法器分为半加器和全加器两种。半加器全加器1、半加器和全加器两个4位二进制数相加:（1）、1位半加器（HalfAdder）

不考虑低位进位，将两个1位二进制数A、B相加的器件。

半加器的真值表逻辑表达式1000C011110101000SBA

半加器的真值表图4.5.1（b）BABAS+==AB如果用与非门实现最少要几个门?C=AB

逻辑图（2）全加器（FullAdder）

1110100110010100全加器真值表全加器能进行加数、被加数和低位来的进位信号相加，并根据求和结果给出该位的进位信号。111011101001110010100000CiSiCi-1BiAi逻辑表达式（用与或非门实现）采用包围0的方法进行化简得：

逻辑图共用了12个逻辑门!

设计一个一位全加器如何用尽量少的门电路组成全加器?逻辑图如何用74HC151\74HC138设计全加器?如何用两个半加器加上合适的逻辑门构成一个全加器?加法器的应用1110100110010100全加器真值表111011101001110010100000CiSiCi-1BiAiAi

Bi

Ci-1有奇数个1时，S为1；AiBiCi-1有偶数个1以及全为0时，S为0。-----用全加器组成三位二进制代码奇偶校验器用全加器组成八位二进制代码奇校验器，电路应如何连接？Ai

Bi

Si

∑CI

CO

Ai

Bi

Si

∑CI

CO

Ai

Bi

Si

∑CI

CO

Ai

Bi

Si

∑CI

CO

b0b1b2b3b4b5b6b7L全加器组成的八位二进制代码奇校验器111011101001110010100000LSi-1Si-2Si-301101010（1）串行进位加法器如何用1位全加器实现两个四位二进制数相加？

A3

A2A1

A0+B3

B2

B1

B0=?低位的进位信号送给邻近高位作为输入信号，采用串行进位加法器运算速度不高。2、多位数加法器11011001+0110100110定义两个中间变量Gi和Pi：Gi=AiBi（进位产生变量）

（2）超前进位加法器

提高运算速度的基本思想：设计进位信号产生电路，在输入每位的加数和被加数时，同时获得该位全加的进位信号，而无需等待最低位的进位信号。定义第i位的进位信号（Ci

）：Ci=Gi＋PiCi-1（进位传输变量）

4位全加器进位信号的产生：C0=G0+P0C-1

C1=G1+P1C0C1=G1+P1G0+P1P0C-1

C2=G2+P2C1

C2=G2+P2G1+P2P1G0+P2P1P0C-1

C3=G3+P3C2=G3+P3(G2+P2C1)=G3+P3G2+P3P2C1

=G3+P3G2+P3P2(G1+P1C0)

C3=G3+P3G2+P3P2G1+P3P2P1G0+P3P2P1P0C-1[Gi=AiBiCi=Gi＋Pi

Ci-1集成超前进位产生器74LS182逻辑图逻辑符号超前进位集成4位加法器74LS283

逻辑符号

74HC283引脚图74HC283逻辑图超前进位加法器74HC283的应用例

用两片74HC283构成一个8位二进制数加法器。在片内是超前进位，而片与片之间是串行进位。8421码输入余3码输出1100例

用74HC283构成将8421BCD码转换为余3码的码制转换电路。8421码余3码000000010010001101000101

CO超前进位加法器74HC283的应用3、

减法运算

在实际应用中，通常是将减法运算变为加法运算来处理，即采用加补码的方法完成减法运算。这里只讨论数值码，即数码中不包括符号位。运用全加器采用加补码完成减法运算。A-B转换为A加B的补码1）AB0的情况。2）AB<0的情况。结果表明，在A–B0时，如加补进位信号为1，所得的差就是差的原码。在A–B<0时，如加补的进位信号为0，所得的差是差绝对值的补码。A=0101，B=0001A=0001，B=0101

10100

01100

3、

减法运算

减法器的电路要求:2、无论A、B的大小关系如何，运算结果要是差值的绝对值的原码。1、A-B变换为A加B的补码的加法运算在A–B0时，如加补进位信号为1，所得的加补和就是差的原码。----将加补的和数直接作差值输出。在A–B<0时，如加补的进位信号为0，所得的加补和是差绝对值的补码。----将加补的和数求补,作差值输出。在A–B0时，加补进位信号为1，所得的差就是差绝对值的原码。C0=1,将加0000后输出。D3D2D1D0在A–B<0时，加补的进位信号为0，所得的差是差绝对值的补码。C0=0,将求补后输出(求反加1)。D3D2D1D01、A-B变换为A加B的补码的加法运算。2、运算结果要是差值的绝对值的原码。0110求补后输出直接输出

A–B<0A–B0一、数字电路的发展与可编程器件的出现概述集成度：高效、低耗、高精度、高稳定、智能化。VLSICLSICSSICMSIC4.5组合可编程逻辑器件专用型：ASIC（ApplicationSpecificIntegratelCircuit)逻辑功能：通用型：54/74系列、74HC系列、74HCT系列等随系统规模扩大：焊点多，可靠性下降功耗增加、成本升高占用空间扩大要承担设计风险、周期长、成本高可编程器件

(PLD:ProgrammableLogicDevice）系统设计师们希望自己设计ASIC芯片，缩短设计周期，能在实验室设计好后，立即投入实际应用。二、PLD的发展态势向低电压和低功耗方向发展，

5V3.3V2.5V1.8V更低向高集成度、高速度方向发展集成度已达到400万门以上向数、模混合可编程方向发展向内嵌多种功能模块方向发展(SoC)RAM，ROM，DSP，CPU等三、PLD的性能特点1、逻辑功能强：

PLD如一堆积木，它能完成任何数字器件的功能，用户可以自己设计上至高性能CPU,下至简单的MSIC电路。2、集成度高：可以替代多至几千块通用IC芯片,极大减小电路的面积和电路连接，从而大大降低功耗，提高抗干扰能力，和可靠性。3、设计方法灵活：可通过传统的原理图输入法或是硬件描述语言，自由的设计一个数字系统。使用PLD器件设计的系统，可以不受标准系列器件在逻辑功能上的限制。4、具有完善先进的开发工具：提供语言、图形等设计方法，十分灵活通过仿真工具来验证设计的正确性7、使用方便：反复地擦除、编程，方便设计的修改和升级。6、系统具有加密功能：设计者在设计时选中加密项，可编程逻辑器件就被加密，器件的逻辑功能无法被读出，有效地防止逻辑系统被抄袭。5、系统处理速度高：用PLD与或两级结构实现任何逻辑功能，所需的逻辑级数少。这不仅简化了系统设计，而且减少了级间延迟，提高了系统的处理速度。PROMPLAPALGALEPLDCPLDFPGA可编程逻辑器件（PLD）1、按集成密度划分四、可编程逻辑器件的分类低密度可编程逻辑器件（LDPLD）（1000门以下）高密度可编程逻辑器件（HDPLD）（1000门以上）2、按结构特点划分四、可编程逻辑器件的分类(续)基于门阵列结构的器件－－单元型FPGA基于与或阵列结构的器件－－阵列型PROM，EEPROM，PAL，GAL，CPLDCPLD的代表芯片如：Altera的MAX系列世界著名厂家及网址

FPGA的发明者，最大的PLD供应商之一

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提供军品及宇航级产品

ISP技术的发明者4.5.1PLD的结构、表示方法与门阵列或门阵列乘积项和项PLD主体输入电路输入信号互补输入输出电路输出函数反馈输入信号

可由或阵列直接输出，构成组合输出通过寄存器输出，构成时序方式输出1、PLD的基本结构与门阵列或门阵列乘积项和项互补输入门阵列的每个交叉点都是一个“单元”。(1)连接方式PLD的逻辑符号表示方法(2)基本门电路的表示方式L=A•B•C与门或门ABCDL

AB

C&

L

AB

C≥1L

DL=A+B+C+D

三态输出缓冲器输出恒等于0的与门输出为1的与门输入缓冲器(3)编程连接技术

PLD表示的与门熔丝工艺的与门原理图VCC+(5V)R

3kWL

D1

D2

D3

A

B

C

高电平A、B、C有一个输入低电平0VA、B、C三个都输入高电平+5V5V0V5V低电平5V5V5V

L

VCC

A

B

C

D

L=A·B·C连接连接连接断开A、B、C中有一个为0A、B、C都为1输出为0；输出为1。断开连接连接断开XX器件的开关状态不同,电路实现的逻辑函数也就不同。100000CMOS工艺的与门原理(4)浮栅MOS管开关用不同的浮栅MOS管连接的PLD，编程信息的擦除方法为:SIMOS管连接的PLD，采用紫外光照射擦除；FlotoxMOS管和Flash叠栅MOS管，采用电擦除方法。浮栅MOS管叠栅注入MOS(SIMOS)管浮栅隧道氧化层MOS(FlotoxMOS)管快闪(Flash)叠栅MOS管

当浮栅上带有负电荷时，使得MOS管的开启电压变高，如果给控制栅加上VT1控制电压，MOS管仍处于截止状态。

当浮栅上没有电荷时，给控制栅加上大于VT1的控制电压

，MOS管导通。a.叠栅注入MOS(SIMOS)管25V25VGND5V5VGND

iD

VT1

VT2

vGS

浮栅无电子

O

编程前

iD

VT1

VT2

vGS

浮栅无电子

浮栅有电子

O

编程前

编程后

5V5VGND5V5VGND导通截止若要擦除，可用紫外线或X射线，距管子2厘米处照射15-20分钟。断开连接连接断开L=A•B•CL=A•C连接连接连接断开---使浮栅带电浮栅延长区与漏区N+之间的交叠处有一个厚度约为80A(埃)的薄绝缘层——隧道区。当隧道区的电场强度大到一定程度，使漏区与浮栅间出现导电隧道，形成电流将浮栅电荷泄放掉。隧道MO