数电第三章根据逻辑问题的描述

第三

编第三 组合逻辑电路的分析与设 ysis&逻辑电路的分类：组合逻辑电CombinationalLogic时序逻辑电SequentialLogic组合逻辑电路的特点：组合电 组合电 3.1ation用结构化的思想自顶向下地规划设计(Top-downModularDesign，从下而上的进行分析和设计(Bottom-upProcess)；作为规范化的技术“语言”框图(Block①用方框、圆框等粗略表示系统的输入、输出、功能②用带箭头连线逻辑图(Logic(a(a(b8888888888888原理图(Schematic在逻辑电路图(LogicDiagram)中，详细标明器件类逻辑图参见书P79图3.1(c。时间图(Timing结构化逻辑描述(StructuredLogic 电路说明(Circuit解释内部的工作方法用不当中隐含的问题(GateSymbols⒈逻辑门的符号标准长方形符号：中国国标、IEC标准、IEEE标变形符号：IEEE标常用门的符号表示参见下页所电路名原符变形符跟随1 1 & 与非电路名原符变形符跟随1 1 & 与非&或非与或非 ⒉门的等效符号11&11&&1&11&1&逻辑门的等效符11 1111 11& & &&&或非 (SignalNamesandActive⒈信号命名：地址信号Addri控制信号ContiCi)、Reset、Set、；检测信号Ready、Error、…、片选信号CS；使能信号EN；…⒉信号的有效级(Activelevelsfor⑴控制信号、测试信号⑶有效级分高有效或低有⑷有效级的约定（即表示法低电平有高电平有信号名如下图中，RDY准备好)/EN(使能

当RDY为高电平、/EN为低电平时，则该电路工 ⑹例：设计一个逻（低有效信号），给出一个运行信号（低有效信号）确定信号名输入变量加电PWR，复位/RST，内部锁/ITL，运行=/RUN，数据准备好=READY&输出变量输出&

引端的有效级(Activelevelsfor另一种是“极性符号体制（略）引端的有效级：是指电路的输入、输出上的在本体制下存在两级对应关系⑴电路的外部逻辑状态与内部逻辑状态。 ……&……&………ccda…………ba…………b…&…非符…不带逻辑非符号（即小圆圈）与Xc与ZZf(X)caXaX0011Zc0011aXZcaXZc带逻辑非符号的输入aXc与Z的关系：若aXZcaXZcaXaX0110Zc0110⑵电路的输入、输出信号的物理与电路的外部逻辑状态的对应关用正逻辑或负逻辑加以约正逻辑约如下图所示：Z= c=Z=XY=a逻辑电平对应关系：H(高电平)——“1”(外部逻辑状态L低电平“0”(外部逻辑状态XZYXXZYXYZ000010100111abc001010101111acLHLLHHHH 负逻辑约如下图所示：Z= c=Z=X+Y=a+逻辑电平对应关系：H(高电平)——“0”(外部逻辑状态L低电平“1”(外部逻辑状态X≥1ZYXYX≥1ZYXYZ000011101111abc001010101111acHLHHLLLL 注：本书采用逻辑非符号体制的正逻辑约定(Bubble-to-bubbleLogic目的：使逻辑电路的功能一目了结果：使所选用器件引端的有效 所给的信号有效 相匹方法：对器件引端的有效级进行变

&&

&&

&&&&引端有效级的变换，包括②例如下图BusyREYREQ&&(Bubble-to-bubbleLogicDesignBubble规则(即小圆&&&F/A &F

& &B规则&& && & && & 规则&& && && && 规则A B& &B 变换的最终目与

输出引端的有效 一致 输入信号有效 否则输入端没有逻辑非符号，输入信号为高有效。SEL还连接到非门②的输入端(有逻辑非符号)，则选&①&①DATA 当SEL 当SEL

B

11

&&② 输入信号有效与其对应 输入端有效 不一致时 例下图中选择信号SEL的有效性AA&①&②B1(DrawingLayoutand在逻辑图及原理图 逻辑器件：输入端画在左边，输出端画在 电路在整个原理图中的编号以及输入、输出信号手工机器不允手工机器不允(a)交(b)连(c连作图时用TP89图3.1822(a)双线表示总 (b)单线表示总时间图参见书92图3.22和图3.23CombinationalLogic 电路分析的目的分析的一般步骤：如下图所逻电路写逻电路写出逻表达列真值分析逻功改电用卡诺表达穷举法的结果是真值xyxyzF00000011010101101000101111001111xy1&zF1&1F=(x+y)z+F=xz+yz+xy1&zF1&1=(x+z)(y+z)(x+yxy1&zF1&1=与非—与非

或与F=(ABC)+(A+B+C)+=(A+B)C=((A+B)C)(A+B+C=(A+B)CP97图3.27例1：分析如图逻辑电路 P1= P2=A+ P3=B+ P4=A CP5=P1P2=AC =A+

&& &&&F&⊕⊕P6=P3+P4=B+C+A=AB

F=P5P6=(A+B)AB=0+0=这是一个1。A&&B。A&&B&&&FC&&F=ABBC=AB+BC+ABABF000001011011101101111110这是一个三变量非一致A8=B8+B4+B2=B8B4B2A4=B4⊕B2=B4B2+B4B2A2=B2A1=

1B4A8A4A200001001000110000010011100110110010001010101010001100011011100101000000110010000101001111011011011000101110101001110001111110010y0=y1=x1⊕x0y2=x2⊕(x1+=x2⊕(x1+x1⊕=x2⊕(x1+x0)y3=x3⊕(x2+=x⊕(x+x⊕(x+x =x3⊕(x2+x1+00000000000111110010111000111101010011000101101101101010011110011000100010010111101001101011010111000100110100111110001011110001y0=y1=x1⊕xy2=x2⊕(x1+y3=x3⊕(x2+x1+

CombinationalLogicCircuit列出真值分析设列出真值分析设计要表达式变写出最简逻辑表达表达式变写出最简逻辑表达画画出电路逻辑一、逻辑问题描述—真值表—逻辑表达例输入变量：加数A、Sh、进位A1AB1AB0000011010101101

Sh=AB+AB=A⊕B=AAB Ch==&AB&&AB&&&&Ch1AB11全加器Full-AiBiCi-输出函数：本位和Si、本位 Ci-0000000110010100110110010101011100111111

1111111

Ci-

1111Si=Ai⊕Bi⊕Ci-=AiBiCi-

+AiBiCi-

+AiBiCi-

+AiBiCi-Ci=AiBi+AiCi-1+BiCi-二级与或电路参见书P98图3.28(c2.全加器Full-Si=Ai⊕Bi⊕Ci-Ci=AiBi+AiCi-1+BiCi-Si&&≥1&2.全加器Full-Ci=AiBi+AiCi-1+BiCi-

Ci-

1111C=A

+A

+B

i-

Si=m1+m2+m4+m1=Ci-1•m2Bi m4=Ai•m7=Ai•Bi•Ci-

i-Ci-

111111111111故Si=Ci-1•Ci+Bi•Ci+Ai•Ci+Ai•Bi•Ci- =Ci•(Ci-1+Bi+Ai)+Ai•Bi•Ci-2.全加器Full- 用“与或非”门实现全加器Ci=AiBiAiCi-1+BiCi- i-Si=Ci•(Ci-1+Bi+Ai)+Ai•Bi•Ci-≥1≥1&&AiBiCi-Aiix=x2x1y=10d10d10001d01010100000010001001110011010011001000100111001①根据先比较后比10d10001d01010100000010001001110011010011001000100111001F=x

+xyx

+xyx

F2=x2y2+x2y2x1y1+F3=x2y2x1y1+x2y2x1y1+x2y2x1y1+例设计一个房间 房间加密(SECURE)。ALARM=PANIC+ENABLE•EXITING•SECURESECURE=WINDOW•DOOR•GARAGEALARM=PANIC+ENABLE•EXITING(WINDOW•DOOR•&1&1思考题：设计一个两位二进制数乘法00000000000100000010000000110000010000000101000101100010011100111000000010010010101001001011011011000000110100111110011011111001Y=x输出变量Zx1111111111111111111111111 思考题：设计一个两位二进制数乘法分析：输入变量XY=1Z1

111z4=x2x1111z3=x2x1y2+ z2=x2x1y1+1111+x2x1y2+x1y2y1z1=x1y1111思考题：开关控制电分析：输入变量K1K2K3K4K5K6设开关初态F= 当K1K2K3K4K5K6K6均为码制转换电ABC00000001110001ABC00000001110001010020010010010001110101d0110d0111d1000d1001d1010d5101110006110010011101011911111100AABC1d0000000010010100010100100110111dd1d11dd010011011100100101d101110110111111100100101101110dddddd1dd1dddddd1dd1dd11d1ddddddddddddd111dd111dddd1d1d11dd1d1dd1d1dd1dd11d1d11d1dd1dd11d1d11dd1d1dd1d Y3=

11111dddd1d1dY2=AB+AC+AD+Y1=Y0=transformofLogicFABCDEH=A+BC+DEH+=ABCDEH=ABCDEH

(原函数二次求反(运用反演规则F=A+BC+DEH+=ABCDEHA1A1BCG&F&A&F&G1FAB)(CD)(EH=(A+B)(C+D)(E+H+=(A+B)+(C+D)+(E+H+

(原函数二次求反(运用反演规则(AB(CD(EHG)(运用反演规则ABAB&FAB&FFACAB&1FC(c=AC AB&1FC(cF=AC+=(A+C)(A+=AB+FAB (图

(图AB&AB&11F&C1AB1&11FC1ReducetheNumbersof装在同一个集成块中，在逻辑电路中使用的SSI的数 F1=x2y2+x2y2x1y1+x2y2x1y1F2=x2y2+x2y2x1y1+F3=x2y2x1y1+x2y2x1y1+x2y2x1y1+分立元件：非(×4)2与(×2)4与(×8)3或(×2)4或(×1)2与非(×2):用上面74LS20或10TimingRacesand沿时间，信号在电路中传送必定有导线上的时延，信例A1FAA AFA1FAA AF

再考虑门的延迟td越大，则F中时延门的时延td(Delays)。某一点时有时差，这种现象称为竞争例出现竞争的电路图和时AA&C1CFB&例FACBCAB1(仅考虑信号C的影响F险象一、静态险象StaticHazards窄脉冲的情况，则称之为静态险象。它可进一步分为：⑴功能险象⑵逻辑险象⒈功能险象①有K(K＞1)②变化的K个变量组合所对应的2k个mi中必定既有又有例FACBC，设A&C1C≥1&B当BC：00→11A&C1C≥1&B则F1→11情况二：ABC：100→1011111 11则F1→01111 11⒈功能险象①有K(K＞1)②变化的K个变量组合所对应的2k个mi中必定既有1有③输入变量变化前后的稳态输出相同。例FACBC，设A=1当BC：00→11时，F应当恒为1情况一：ABC：100→110则F1→11情况二：ABC：100→10111111111则F1→011111111

⒉逻辑险 产生的条件①仅有一个输入信号发生变化；②例如图所示FFAB1，FCF实际上，C10 AA&C1CFB&总之，静态险象的产生是1险象，如前例所示窄脉冲，则该险象称为静态0险象，如下例所示。ABABC1CPFD2&11例具有静态0如图所示FABC)C+D)BABD0时，则FC·C≡实际上，当C：0→1时，F0FDdynamicHazardsABABC&F1BF(A+B)(B+C)BAC0时FBBBBF险象的判FindingStatic⒈1出现静态1险象。存在静态1险象。例1A&C1CFB&FACA&C1CFB&C1111C由1→0时，BC先由1→0而AC尚未由0→1，使F产生C1111例1FAC AB1AA&C1CFB&A&C1CB&F&C1111F=AC+C1111

增加与项AB，当AB=11C如何变化，使输出F⒉00则该电路必然存在静态0险象。例如图所示电 F=(A+B+C)(C+D)FA+B+C)(C+D)B+D)0险象的判别与消除电 D 1

F0000000000两圈0000000000F=(A+B+C)(C+D)(B+D)(A+B+D)(A+C+D)二、逻辑表达式判别同时以原变量和反变量(其他变量取某些定FAA1险象(如A从FA·A0险象(如A从A·(A+A)A·(A+F A+A·A+A· F=AC+ 式中变量C具备竞争条AB11时，C1→01 F=AC+BC+AB 式中变量C具备竞争条件但当AB=11时，F≡1，不存在险象险象的消Designing 消除险象的方法主要多余项(与项)或乘以多余因子(或项)FACDBC

态1险象，得到：

F=ACD+BC+BD+ABD+ABC+RC二、在输出端连接低通环节以减弱RC三、利用取样脉冲避开险ABAB&&&FC& BFBBSPBBSP FH常用MSI组合逻辑器 译映译一般译输入端数n总是小于输出映译输编码使输

输编码

一个n位字表示2n通常为：0～2n－以少于2n个。一、二进制 原BinaryDecoderCircuit 2-4输入代码字：I1、

Y2Y1功能描述：当EN且输入代码字是i&10则输出Yi(i为十进制数)位为 &101&1&1I2-译1I2-译&输入输输入输出Y3Y2Y10dd00001000001101001011001001111000

& &二、MSI1.双2-4

输入输出BA/Y3/Y2 1dd11110001110001110101010110110111 3 && 1& & 11&11 3-8 C d 11111111 d 11111111 d 11111111 0 11111110 0 11111101 0 11111011 0 11110111 1 11101111 1 11011111 1 10111111 1 01111111& &11&/G2A &

&& &&& &

3& && &1&1 1&111B111& 1&

1G1G2AG2bY223 74LS138的使用要74LS138（1/2/2B使能输入全部有效YiG1∙G2AG2B∙mi6 6 12374LS138/Yi=G1∙/G2A∙/G2B∙

BCD (Severn-segment74LS9BCMS输入编码为4位的BCD码，输出为7。a d输入输入 D abcdefg0d 0000000010 1111110110 0110000210 11011000010111000811 11111101111 000110111 001100111 010001111 100101111 000111111 0000000真值fgfgbeCd⒈74LS49七段译 ⒉逻辑符 a598162 输入信号：BCD码输出信号：控制数码管发光的信a、b、c、d、e、f、

d输入输入 D 0d 010 110 210 0000101110 811 10 11 11 11 11 11 11 fgfgbeCd输入 输入 DCBabcdefg000011111100001011000000101101101001111110010100011001101011011011011000111110111111000010001111111100111100111010ddddddd1011ddddddd1100ddddddd1101ddddddd1110ddddddd1111ddddddd1d11dd111d1d11dd111d1dd1111d11d111dd1dd11d111d111dd1dd 1d11d1d11d1dd11dd1d1ddd11dd11d11d1dd1dd fgbfgbeC1d11d11dd11dd 1111ddd11dd1 11d11 d1dd 1d1d1111111d1d1d1111111dd11ddc111d11dd1d111dd111dd11dddd dd 1dd 1dd 11

11111111111111dd11dd11d111d11dd1dd a=CAa=(C

+DCBA++A)(D+C+B+A)(D+b=CBA+CBA+b=(C+B+A)(C+B+A)(D+c=CBA+c=C+B+A)(D+1d1d1111d1d1d1111dd11dd11111dd11dd11d1d1dd1d1dd1 1 d d11dddd1 d dd1 dd=CBA+CBA+d=(C+B+A)(C+B+A)(C+B+e=A+e=A(C+f=BA+CB+

g=CBA+g=(C+B+A)(D+C+f=(B+A)(C+B)(D+C+ 的级CascadingBinary当输入变量数n大于器件的输入变量数时，可以用 例用两个3-8 组成4-16 4-译4-译 RRABC/DECAU1和U2级联起来见左图①将输入的N3分别接U./ 及U.G 接到U1./G2B和U2G2A/EN0①若N3按

RRABC/DECA(i=0~7②若N3按N2N1N0/DECi=(i=8~15RRABC/DECA/DEC=/EN+ i=0~mi为：①将输入 地址N4N：①将输入 地址N4N3作为片选信号分别接U2~U5的②将输入的低位地址N2N1N0U2~U5的地址端CBA 74LS138和一片74LS139组成一个树形结

½

0

/EN8/EN24

G2BY2

总的级联 的输出逻辑表达式/DECi=EN1+/EN2+/EN3+ i=0~4-16 n例设计一个9-512二进制 9-9-译9四、MSI二进制 应用举(Decoder⒈用二进制 实现组合逻辑函(ImplementingLogicFunctionsUsing因为n-2n二进制译的输出对应于n变量函数的2n个最小项，所以可以借用此器件来实现任何组合逻辑RR zyxA 设：输入端分别为：被加数输入xi、加数输入yi输出端分别为：本位的和输出本位 的进位输出iCi-0000iCi-0000000110010100110110010101011100111111Ci=½RG1xiCABC½i-一位全加器逻辑

Si=Ci=⒉将 ⑴数据分配器工作原理如图所示为四路数据分配器的等效说明电路和逻辑图 YY3Y2Y1I

输入的数据通 表达式为：Yi

11111111&&

&&&&&&11Ii为地址码An－1……A0⑵用二进制 作为数据分配将使能端G作为传送数据输入端IG端将地址输入端作为地址码输入端A0位接A地址端；A1位接B地址端。 /Yi= i为地址码A1A0的十进制 例2用74LS138作为八输出数据分则 yi= i为地址码A2A1A0的十进制II

通用结构如图所示，其中输入端为2n个，输出为n位二进制数，因此它的输入输出关系正好与译的相编y0y12n位输y0y1I2I2n-yn-二进制 原理例一个8位输入、3位输出的 输入:I0~I7，输出:Y0~Y2①简化真值 ②输出函数表达Y2Y1Y2Y10000000100000000010001000001000100000100001100010000100001000001010100000011010000000111Y1=I2+I3+I6+I7Y2=I4+I5+I6+一位1，输出编码不≥≥≥Y1≥8-38-30YIi与Yj之间的关系：使Yj1的是那些Ii，ij位均为1例Y1即Y116-4 的输出函数表达式，如下Y0=I1+I3+I5+I7+I9+I11+I13+I15Y1=I2+I3+I6+I7+I10+I11+I14+I15Y2=I4+I5+I6+I7+I12+I13+I14+I15Y3=I8+I9+I10+I11+I12+I13+I14+I15 应用举设计一个输血——输血者血型AiBiABi受血者血型AoBoABoA—00B—01AB—10O—

输血—受判输血—受判别 AiBi G4G2G4G2F001000011010000001011010100100111110101101111111F=GG+G +G3G2G1+111111111优先权 Priorityn2n–n二进制编产生的n为此，应对输入端进行优先权分配，使编仅响编码。这种具有指定输入端优先权顺序的编。称为优先权编。8-3优先权 设优先权I7(最高→I6I5I4I3I2I1编8-二进编8-二进 AA 输出/EI/I1/I2/I3/I4/I5/I6/A2/A1/GS ③优先权处理逻辑H7、H6H5H4H3H2H1Hi与Ii的关系是：Ii1时，Hi1。H7=I7H6=I7I6H5=I7I6I5H4=I7I6I5I4H3=I7I6I5I4I3H2=I7I6I5I4I3I2H1=I7I6I5I4I3I2

④输出编码为：A2=H4+H5+H6+A1=H2+H3+H6+H7A0=H1+H3+H5+多个输入请求有效，若Ii优先权最高者H0I7I6I5I4I3I2I1I0Ii⑤输出函数表达式A2=H4+H5+H6+=I7I6I5I4+I7I6I5+I7I6+=I4+I5+I6+A1=H2+H3+H6+=I7I6I5I4I3I2+I7I6I5I4I3+I7I6+=I5I4I2+I5I4I3+I6+I7A0=H1+H3+H5+H7=I7I6I5I4I3I2I1+I7I6I5I4I3+I7I6I5+=I6I4I2I1+I6I4I3+I6I5+⑥输出使能为：EOI0I1优先权 的级若需要输入端n>8的编 如用4片74LS14832-5RA2=G3A2+G2A2+G1A2+G0A2RA1=G3A1+G2A1+G1A1+G0A1RA0=G3A0+G2A0+G1A0+G0A0

RA4=G3GS+G2GSRA3=G3GS+

A

II

I I6

1 1

0 0I6

优先权 应用举先权 和 进行裁决即逻辑0（L电平）、逻辑1（H电平）和高阻抗状三态缓冲器可使多个源数据分时共根公用线，矩形符1111变形符原码输高有效使原码输低有效使反码输高有效使反码输低有效使8个数据源

Q S S

ABC U

一、标准的SSI及MSI三态缓冲 ⒈多端口输 微处理DB[0~7

G1

2 关，可以从n路源数据中选择一路送至输出端。假设有n组输入数据源，每组数据源的宽度为b位二进制数，则反映输出关系的框图及等效当EN=0时，所有的输出为0。①多路选择器的结构框 ②多路选择器的等效功使选择bnb数据…b…

… …1Dn- …输 …输 2Dn-Dn-例1KBRAM：bDn-n=s=n=

…… ③多路选择器输出逻辑表达nSS与n的关系为 n= (或S=S2s种组合(即最小项)n(=2s)n-KY=∑EN·mi· K=i=式中：KY为输出KDii组输入源数据的第KmiS③多路选择器的原理图≥≥&&& KDn-

&mn-&SSn输入选择⒈八输1位输出多路选择器一个低有效使能输入端输入输出CBAY输入输出CBAY1ddd01000000010010001101000101011001112个互反输出Y、①简化真值C

②逻辑电路图Y③逻辑符号YYY⒉二输入4S①S输入输出 1d000000 01 ③逻辑符⒊四输入2ABAB输入输出/1GB1d0000 00 01 01 ③逻辑符号AB⒋三态输出多路选择器Expanding使用无三态输出的多路选择器及例：设计一个321位多路选择器324个74LS151，每个器件可处理8个输入，这样将输选择输入的低三位XA2～XA04个74LS151的CB、A端，决定组内选择输入的高二位XA4、XA3通过一级2-4译 74LS139产生4个输出，每个输出连接到一个74LS151的YYYYYYYYXYYYY

YYXYYX⒉例：用74LS251设计一个321

XY XY0 B

CBC CBC ⒊采用多级MUX F(x,y,z)=∑m3①S＝3的MUX74LS151F=D0·m0+D1·m1+D2·m2+D3·m3+D4·m4+D5·m5+D6·m6D7x、y、z74LS151C、B、ARYRYYD0=D3=D4=D5=D1=D2=D6=D7=则输出端Y的输出即为F ②用“四选1”多路选择器74LS153实现该三变量逻辑函FF(x,y,z)=∑m3=xyz+xyz+xyz+xy=xyz+xyz+x=(xy)•z+(xy)•z+(xy)•0+(xy)x、y作为地址选择变量A、3F=∑mi

½x=mD+

D+

1D+m1 D0= D1= D2= D3=

R用真值表、卡诺图的方法，采用74LS153实现逻辑函例 F(x,y,z)=∑m341位多路选择器74LS153

½

yxzyxz1xyz001D0=001101D1=110D3=yz01yz01z01例 F(x,y,z)=∑m3F1111½D0=D1=D2=D3=

Fyxyxz1例3F(w,x,y,z)m481位多路选择器74LS151。将w、x、y分别接入地址端，z接入数据端。YY11111111111zD0

D1=

D2=D=

D= D=

+3D6=

D7=例3F(w,x,y,z)m4②选择4输入1位多路选择器74LS153。将w、x、y作为地址端，z作为数据端。y y xBz111111111111当w当w

时：D0D2=时：D

D1=D3=D= D2= D3=例4F(A,B,C,Dm4A、B、C为地址端11111111

YYYY 0D10YYYY

C

B111m1m1m1m13m7512 00YYYYF1CCA、C、DB111141m11mmm16

YYYY 0D0YYYY YY YY YYYY

A为数据端输入 1m1m1mmm7311m6 0D0AYYAYYYY YY YY nm

012012IIn-n-n-n-n-n-n-n-Y012ParityExclusive-OROperation&Exclusive-ORA⊕B=A⊕B=A⊕B=A⊙B=A⊕B=A⊕B=A⊕B=A⊕B=1 234567 逻辑框②集电极开路输出2输入4异或非门 2 567 引脚(a)逻辑框Parityn个输入变量X1，X2，F=X1⊕X2⊕…⊕当输入变量为1F为1；当输入变量为1的个数是偶数时，输出函数F为0。例两种奇校验电路。xFx （a）串级连

（b）树形结 为了在数据的传输及中，检测出数据代码的错位奇偶校验位P后形成奇偶编码。“1”的总个数为奇数的称为奇校验“1”的总个数为偶数的称为偶校验Even9位奇偶发生器/检验器II1

逻辑符

AAI I

(Error—如8421海明码是一组7位编码。7位海明码为D7D6D5D4D3D2D7、D6、D5、D34位有效信息位，它们按8421D4、D2、D13则：校验和S2、S1、S0S2=D7⊕D6⊕D5⊕D4S1=D7⊕D6⊕D3⊕D2S0=D7⊕D5⊕D3⊕D1比较 大于(>)、等于(＝、小于相等比较的过程总是从开始比较，只有当同NEQ=A⊕ /NEQ=A⊕¼ ¼A

/NEQ=(A0⊕B0)+(A1⊕B1)+(A2⊕B2)+(A3⊕B3)/NEQ=(A0⊕B0)+(A1⊕B1)+(A2⊕B2)+(A3⊕B3)=(A0⊕B0)•(A1⊕B1)•(A2⊕B2)•(A3⊕B3)二、重复电路 tive tiveDesign即边界输入输出BoundaryI/O。电路的一般结构如图所示（见下页）基本输基本输级联输PIｎ-边界输C1级联输 边界输POｎ-基本输 用串行重复电路可以组成串行比较器和串行加法器⑴C0i为⑵用CiPIiPOi和Ci+1⑶i+1→⑷inPI0~Pin-1，利用模块的串行级联完成步骤⑵～ tiveComparator两个n位数：xi、yi(i=0,1,…,n-1) 其中：x0、y0为最假设每步比较的结果为EQii0,1,n-i次比较结果相等时，EQi⑴EQ01i⑵如果EQi1xi和yiEQi+11；否则，置EQi+1=0；⑶i+1→⑷in xn-1yn-EQn-EQIO(bn位数是否相等，但不能xyxy&o(an位串行比较电路参见图EQIEQIOEQIO四、超前电路Lookahead终到达输出端，因而电路的延迟时间n的增加而 与串行电路的区别

基本输

Pin-

n-

⒉超前电路对所⒊超前电路也有

POn-

边界输出边界输出CPIn-CPOn-基本输 xi

CPQi=xi⊕ i=0,1,…,n-

EQn=EQ0•CPQ0•CPQ1•…•CPQn- &xn-yn-/CPQn-（b）与门实

=EQ0+CPQ0+CPQ1+…+CPQn-1y&1xn-yn-CPQn-（a）或非门实••••11五、MSI比较⒈四位比较器①电路的逻辑符 ②输入处理模块的逻辑框&1&1&&③12个中间变量，PG0=A0B0；PE0=A0⊕B0；PL0=A0B0PG1=A1B1；PE1=A1⊕B1；PL1=A1B1PG2=A2B2；PE2=A2⊕B2；PL2=A2B2PG3=A3B3；PE3=A3⊕B3；PL3=A3B3A3与B3A2与B2A1B1A0与B0AGTBOUT=(A>B)+(A=B)=PG3+PE3•PG2+PE3•PE2•PG1+PE3•PE2•PE1•+PE3•PE2•PE1•PE0•AEQBOUT=(A=B)=PE3•PE2•PE1•PE0•AEQBINALTBOUT=(A<B)+(A=B)•ALTBIN=PL3+PE3•PL2+PE3•PE2•PL1+PE3•PE2•PE1•+PE3•PE2•PE1•PE0•⑤逻辑电路图⑥74LS85例用三个74LS8512位比较器(串联比较)

比较两个12位二进制数：XDYD=

YD3

YD7

11

2、八位比较器PEQQ(等于)及PGTQ(大于)P0P0&&11PEQQ(=)PGTQ(＞)PGTQ(≥)&&11/PEQQ(≠/PGTQ(≯/PLTQ(≮加法一、半加器和全加 HSCOHS=x⊕y=x•y+x•CO=x•半加xy⒉全加①全加器的SCout =x⊕y⊕CinCout=x•y+x•Cin+y•全加

SXYXYSXYSxn-1xn-1yn-xn-2yn- Cn-Cn-Sn-Sn-n个全加器级联，每个全加器处理两个一位二进制数，则可以构成两个n位二进制数相加的加法器。 S S S TADD=TXYCOUT+(n-2)•TCINCOUT+其中：TXYCOUT是最低位全加器中由x和y产生进位CoutTCINCOUT是中间位全加器Cin产Cout的延迟时间，TCINS是最全加器中由Cin产生S的延迟时间。三、全减器及减法全减器是完成一位二进制减法运算x两个输出端：本位的差D、本位 的借位①真值表如下 xxD00000001110101101101100101010011000111111111111

1111111 ③D=x⊕y⊕Bin

=x•y+x•Bin+y•④逻辑符号

1111111

11111111XXYD Bout=x•y+x•Bin+y•Bout=(x+y)•(x+Bin)•(y+Bin=x•y+x•Bin+y•SYXSYX

D=x⊕y⊕Bin=x⊕y⊕Bin

XYS XYS 全加器的Si即为全减器的则：Dx⊕y⊕bibi+1=x•y+x• +y•

Dxyx－y]xn-1xn- …x0－yn-1yn- …=xn-1xn- … +[2n－yn-1yn- … =xn-1xn- … +yn-1yn- … +nn位减法器xn-yn-xxn-yn-xn-2yn- /bn-/bn-/b0=dn-dn- 其中：最低位的借位输入应为无效，即/b0=⒈xn- yn- xn-2yn-

Cn-

Cn-

Gn-

Pn-

Sn-Cn-

Gn-

Pn-

Sn-Cn-

⒉超前进位加法器的设计思想n个输入处理模块及超前进位发生器iCi1，x0~xi-y0~yi-1及C0iCi+1(Ci+1=1)，x0~xi，y0~yi及C0 Cout=x•y+(x⊕y)•=G+P• Gi=xi•Pi=xi⊕Ci+1=Gi+Pi• 输入处理模块的逻辑表达式为：Si=xi⊕