通信电路ch081(00001)课件

笫8章频率合成技术8.1概述频率合成的基本方法主要技术指标8.2直接频率合成法8.3锁相频率合成法锁相频率合成器的基本构成锁相频率合成器方案设计中的一些考虑锁相频率合成器的实际构成方案8.4集成频率合成器芯片举例8.5直接数字式频率合成18.1频率合成器概述为了实现高质量的无线电通信，减少各种外界因素对传输信号的干扰，近代通信系统往往要求通信机具有大量的、可供用户选择和迅速更换的载频振荡信号。频率合成器能够实现上述要求。例如移动通信：要求在150、400、900、1800MHz频率附近提供上百个频率点要求这些频率点的载波振荡频率稳定度与精度，都应满足系统的性能要求，并能迅速变换。晶体振荡器无法满足上述要求

频率合成器是一种能够产生大量与基准参考频率源具有同样高精度和稳定度的离散频率信号的部件。2频率合成的方法

频率合成（频率综合）是指以一个或数个参考频率源为基准，在某一频段内，通过一定的变换与处理后综合产生并输出多个工作频率点的过程。制作高质量频率源成为军用（电子对抗）、民用（通信、广播电视、仪器等）研制工作的一项关键课题

这些离散频率的频率稳定度和精度均与基准频率相同。这些离散频率能在很短时间内，由某一频率变换到另一频率

频率合成的基本方法主要有三类：直接式频率合成锁相频率合成（亦称间接式频率合成）直接数字式频率合成3频率合成器的主要技术指标（续）（4）频率稳定度与准确度

频率稳定度是指在规定观测时间内，合成器输出频率偏离标称值的程度。准确度则表示实际工作频率与其标称值之间的偏差.（5）频谱纯度输出信号接近正弦波的程度。可以用输出端的有用信号电平与各寄生频率总电平之比的分贝数表示。

各寄生信号频率成分：有用信号的各次谐波成分；

存在各种周期性干扰（混频器的高次组合频率）；

干扰引起的随机相移（相位噪声）。5输出信号频率及各种干扰成分6频谱纯度对通信系统的影响频率合成器输出信号频谱不纯，对接收机和发射机都会产生不良影响频谱不纯的发射信号将对邻道信号产生干扰接收机的混频器可将本振噪声转移到中频段，将降低中频信号的信噪比本振噪声会干扰数字通信载波信号中的相位噪声和本振中的相位噪声直接影响数字相位调制系统的误码率相位噪声和杂散是频率合成器（振荡器）最重要的性能指标之一7相位噪声在振荡器输出信号中的表示第一项为载波电压Vomcosct,第二项为载波信号Vomsinct受到相位噪声n(t)调制的双边带信号。振荡器输出信号的频谱是一根载波频谱和被搬移到载波两边的相位噪声频谱的叠加。

由于振荡器具有正反馈的自限幅作用，抑制了振幅噪声，只需考虑相位噪声的影响。而且对于一个能使用的振荡器来说，通常相位噪声也是较小的。9用频谱仪测相位噪声该信号中心频率为836.49MHzSPAN为5KHz分辨率带宽RBW为100Hz输出功率参考为0dBm每格衰减为10dB在偏离中心频率1KHz（即2格）处可读得相位噪声功率相对于信号功率为－55dBc/100Hz相位噪声10相位噪声的特点

距离中心频率越远，其值越小。噪声频谱与振荡回路有载Q值有关，Q值越大，曲线越尖锐，相位噪声衰减得越快。

－－提高振荡回路的Q值是减小相噪的关键。相位噪声的特点：11直接频率合成（续）举例1：已知基准频率=1MHz。要求输出频率：21.6MHz分频分频分频混频混频倍频带通滤波带通滤波谐波发生器晶振缺点：频率范围有限；离散频率数不能太多；输出信号中的寄生频率成分和相位噪声显著加大；设备变得庞大。138.3锁相频率合成法锁相频率合成器，由基准频率产生器和锁相环路两部分组成。基准频率产生器为合成电路提供一个或几个高稳准的参考频率锁相环路利用其良好的窄带跟踪特性，使频率准确地锁定在参考频率上，并使被锁定的频率具有与参考频率一致的频率稳定度和较高的频谱纯度锁相频率合成器的性能，取决于这两部分的性能，尤其是环路的跟踪特性、滤波特性和噪声特性。

主要优点：系统结构简单；输出频率成分的频谱纯度高；易于得到大量的离散频率；易于集成化。

主要缺点：频率转换时间长；单环频率合成器的频率间隔不能做得很小。14数字锁相频率合成器－－原理VCOLFPD程序分频器频道选择

数字锁相频率合成器基本原理

是参考频率，由晶体振荡器振荡频率分频得到。当环路锁定时，鉴相器两输入信号的频率相等。改变N即可获得不同的输出频率。1215参考频率对环路性能的影响--讨论1

参考频率对环路性能的影响输出频率的分辨力，等于输入鉴相器的参考频率。越小，输出信号的频率分辨力将越高。小环路频率转换时间

大，因此减小与减小及抑制VCO噪声往往成了对频率合成器提出的相互矛盾的要求。

对于输出频率较高，当很小时，分频比N的变化将很大，此时环路线性化传递函数也变化很大，如N＝1～1000，开环增益有60dB变化，影响环路的动态工作性能。

小，环路带宽窄，对抑制VCO噪声不利。（为了抑制及其谐波，环路带宽应小于）17可编程分频器最高工作频率低的影响－讨论2分频比固定的分频器，工作频率较高，有工作在500MHz、800MHz甚至千兆赫的集成器件可供选用。

可编程分频器的工作频率则要低很多，TTL部件构成的可编程分频器，上限频率约为几十MHz，CMOS部件构成的可编程分频器，上限频率则更低。而大多数通信系统的工作频率则要上百、上千MHz。

其分频比的数目，决定了合成器输出信道的数目。

程序分频器的输入频率，也是合成器的输出频率。

基本锁相频率合成器存在合成器要求的输出频率与可编程分频器的最高工作频率之间的矛盾。可编程分频器是数字锁相频率合成器的重要部件。如何解决？18在程序分频器前加前置分频器－方案1

含前置分频器的锁相频率合成器－提高频率合成器输出频率在主分频器前，接入分频比恒定的前置分频器，以降低主分频器（可编程分频）的工作频率。鉴相VCO低通主分频器前置分频器参考分频器晶振当改变N时，输出频率将为以为间隔的离散频率系列。可见本方案是以加大频率间隔为代价，换取合成器工作在较高的频段。19吞脉冲可变分频器工作过程

模式控制电路为高电平时，双模分频器的分频比为

模式控制电路为低电平时，双模分频器的分频比为。

N（主计数器）>A（辅助计数器－－吞脉冲计数器）。工作过程：双模分频器受模式控制电路控制，当模式控制电路输出为高电平时，则分频比为（P+1),此时每输入（P＋1）个脉冲，双模分频器就输出一个脉冲。

主计数器预置为N，吞脉冲计数器预置为A。在双模分频器输出脉冲同时加到两计数器上作为CP时两计数器同时计数（减法）。21吞脉冲可变分频器的分频比在一个计数周期内，总计脉冲量为：继续输入脉冲，辅助计算器停止工作，主分频器继续从（N－A）作减法计数，直到再输入（N－A）P个VCO脉冲后，主计数器计到零，此时主计数器输出一个脉冲去鉴相器，而模式控制电路重新恢复高电平，双模分频器恢复÷（P+1）分频比，各部件进入第二个计数周期。双模分频器输出A个脉冲，即输入（P＋1）A个脉冲时，辅助计数器减到零，使模式控制电路输出电平降为低电平，双模分频器分频比变为÷P。22吞脉冲频率合成器的输出频率

由于每个工作周期才输出一个脉冲给鉴相器，n即为吞脉冲分频器的分频比，于是

采用吞脉冲分频器构成频率合成器时，其最小频率间隔可以做到等于，而输出频率则为：

频率分辨力仍为，环路频率转换时间没有变化。这是因为上式中有和项（A为分频比的个位）

。吞脉冲频率合成器达到了两个目的：一是只有双模分频器工作在高速，可编程计数器工作速度比之低P倍。二是VCO输出频率提高了，但频率分辨力不变。23多环频率合成器－方案3解决单环频率间隔受限PD1LF1VCO1可变÷N1÷100（-）PD3LF3VCO3PD2LF2VCO2可变÷N2频率间隔为fi/10025多环频率合成器分析方法输出频率：1、先根据环路锁定时输入至鉴相器的两个信号的频率相等的特点，列出每个VCO的输出频率的表示式2、根据框图的连接关系，将各未知量代入。频率分辨力：分辨力即为两个频率之间的最小间隔，因此只需找出输出频率表示式中可变分频器分频比逐1变化引起的最小频率增量，便是该频率合成器的频率分辨力。26采用MC145152的频率合成器电路29三线控制的频率合成器芯片（SPI接口）西门子手机芯片PMB2307R双模分频器出30PMB2307频率合成器电路VCO双模分频器单片机控制31举例1：举例1：若含吞脉冲分频器的锁相频率合成器，其双模分频器的分频数为÷41/40，主计数器的N=3～1023，辅助计数器的A=3～127，已知参考频率，要使输出频率，两计数器N和A应预置于何值？该频率合成器的工作范围是多少？32举例１

可得出合成器环路分频器的分频数应为：

27310=40N+A频率点数：4万多。解：由先忽略A，求得：N=27310/40=682.75，取N=682则余数A值为：A=27310-40×682=30或即当=5kHz时，将÷N、÷A两计数器分别置于N=682和A=30，即可使输出频率=136.550MHz。范围：N=3～1023,A=3～12733举例２利用实验室现有器材，设计一个满足以下性能要求的用于某移动通信设备的锁相频率合成器，试画出框图。

1、性能要求：

工作频率范围880.4～924.4（MHz）信道间隔100KHz

频率稳定度1×10-5

2、实验室现有器材清单：

VCO，频率调谐范围200～240（MHz）鉴频/鉴相器，最高工作频率１MHz

吞脉冲频率合成器芯片MC14515234举例２（续1）10MHz、12.8MHz、52MHz晶振，频率稳定度均为１×10-6÷40/41双模分频器可编程分频器，最高工作频率35MHz

电感、电容、电阻、及运放可组成各种带通、低通滤波器

1GHz内的混频器各种分频器、倍频器难点：1、VCO可变频率范围不够2、可编程分频器，最高工作频率低（VCO输出必须降频后才能与之相联）。35解：设计方案1－吞脉冲锁相和倍频器相结合采用吞脉冲锁相频率合成器和倍频器相结合的方案。即用12.8MHz晶体、MC145152芯片和÷40/41双模前置分频器组成输出频率为220.1～231.1MHz的锁相频率合成器,然后在VCO输出端加接4倍频器,如图(a)所示,则图(a)R分频器的分频比12.8×106/25×103=512取整数N=220～231A：0～3936方案2下变频器和倍频器相结合（见指导书p429）图（b)37方案3固定前置分频和上变频器相结合（见指导书p429）固定前置分频器和上变频器相结合图（Ｃ）N=2564~3004388.5直接数字频率合成（DDS）

基于全数字技术，从相位概念出发直接合成所需波形。基本思路是按一定的时钟节拍从存有波形函数表的ROM中读出与相位对应的代表波形幅值的二进制数，经过D/A变换和低通滤波，得到所需的模拟波形。

主要优点：相位连续；分辨力高（可达0.001Hz）；工作频率范围宽，容易做到极低的频率；转换频率的时间短（几乎是即时的频率转换），以及成本低、控制灵活等。

主要缺点：输出频率上限不太高，受限于器件可用的最高时钟频率；总输出噪声电平较高。（DirectDigtialFrequencySynthesis简称DDFS或DDS）是近年来发展起来的一种将先进的数字处理理论与方法引入信号合成领域的一项新技术（第三代频率合成）。39DDS的基本结构频率控制字时钟相位累加器只读存储器数模转换器滤波器K信号输出

参考时钟由－个高稳定的晶体振荡器产生。相位累加器由N位加法器与N位累加寄存器级联构成。相位累加器的N位输入称为频率控制字K，K为每次累加器累加的相位增量。40DDS工作过程相位累加器在频率控制字和时钟脉冲的作用下输出合成波形的相位序列。只读存储器内存储着与相位序列对应的正弦幅度数据码，而存储单元地址码即为该相位序列，因此当相位序列对ROM寻址时，ROM输出幅度码。幅度码经DAC输出阶梯波形再经低通滤波器后，输出所需的正弦波形。

41具体过程：相位累加器受时钟频率及频率控制字K的控制，每一时钟脉冲到来