ch72009北邮数电课件

第七章可编程逻辑器件

本章内容ROM（ReadOnlyMemory:只读存储器）PLA、PAL、GALEPLD（ErasablePLD：可擦除的可编程逻辑器件）CPLD/FPGAFPGAPLD的组成可编程逻辑器件（ProgrammableLogicDevice，简称PLD），它的组成为：逻辑单元互连线单元输入/输出单元各单元的功能及相互连接关系都可经编程设置。借助EDA（ElectronicDesignAutomation）工具软件，PLD可为数字系统设计者提供灵活而强大的处理能力。1. ROM的内部结构由地址译码器和存储矩阵组成。ROM由若干存储单元（字）组成，每一单元存储了m个二进制位（例如8位）。输入给ROM的为n条地址线（例如10条），地址线经地址译码器给出2n条字线，每条字线(Wi)寻址一个存储单元。被寻址的存储单元通过m条位线（Dj）将存储的0、1信息送出ROM。图7.1.1表达了一个n=2、m=4的CMOS-ROM的结构。图中可见2n＝4个存储单元中存储的1、0信息和MOS管的有、无的对应关系。ROM中存储的信息可由制造厂家一次性制作进去，也可由用户写入，后者称为PROM（ProgrammableROM）。W1W0地址译码器+VDD字线Wi位线DjD3D2D1D0A0A10111101011000011W2W3地址线图7.1.1CMOS-ROM的结构示例例存储单元0存储单元1存储单元2存储单元3CS片选ROM的工作原理由地址译码器和或门存储矩阵组成。ROM中的地址译码器用2n条输出字线表达n位地址线上变量的编码，译码的规则是每条字线（Wi）对应n位地址变量的一个最小项，它给出n位地址变量的全部最小项（Wi，i=0～2n-1）。在任何时刻，各Wi中必有一个、只有一个有效。这个与运算阵列在ROM中是固定制备的。各存储单元中具有相同位权的存储MOS管的漏极输出连接在同一条输出数据线（位线Dj）上。同一位线上的各存储位呈或运算关系。由于ROM存储的0、1信息可根据需要制作进入或由用户写入，因而说ROM中的存储矩阵是一个可编程的或运算阵列。D0=W0﹒1+W1﹒0+W2﹒0+W3﹒1D1=W0﹒1+W1﹒1+W2﹒0+W3﹒1D2=W0﹒1+W1﹒0+W2﹒1+W3﹒0D3=W0﹒0+W1﹒1+W2﹒1+W3﹒0二进制码A3A2

A1A0循环码D3D2D1D000000001001000110100010101100111100010011010101111001101111011110000000100110010011001110101010011001101111111101010101110011000[例7.1.1]用ROM实现四位自然二进制码与循环码的转换电路

解：四位二进制码A3A2A1A0与循环码D3D2D1D0的转换真值表如表7-1。可用4位地址、4位数据的ROM实现此转换的电路。将二进制码A3A2A1A0连接ROM的地址线，由ROM的输出数据线得到循环码D3D2D1D0。D0=∑m(1，2，5，6，9，10，13，14)D1=∑m(2，3，4，5，10，11，12，13)D2=∑m(4，5，6，7，8，9，10，11)D3=∑m(8，9，10，11，12，13，14，15）为表示方便，通常用阵列图描述可编程逻辑器件（PLD）的结构和编程信息。图7.1.2为阵列图中逻辑门的画法和连接关系。AA缓冲门AABC固定连接编程连接不连接或待编程连接ABCF=A+B+C图7.1.2PLD阵列图中的逻辑门及连接关系与门或门地址译码器与运算阵列m0m2m4m6m8m10m12m14m1m3m5m7m9m11m13m15A3A2A1A0D3D1D0D2存储矩阵或运算阵列图7.1.3实现二进制码与循环码转换的ROM的阵列图

图7.1.5为反熔丝的结构示意。反熔丝相当于生长在n＋扩散层和多晶硅（两个导电材料层）之间的介质层，这一介质层在器件出厂时呈现很高的电阻，使两个导电层间绝缘。当编程需要连接两个导电层时，在介质层施加高脉冲电压（18V）使其被击穿，使两个导电层连通。连通电阻小于1KΩ。反熔丝占用的硅片面积较小，适宜做高集成度可编程器件中的编程单元。

N+多晶硅扩散层介质层氧化物图7.1.5反熔丝的结构示意T1图7.1.6EPROM中的浮栅MOS管图7.1.7EPROM中的位存储单元DSG2P衬底N＋N＋DSG2G1SiO2窗口浮栅G1YT2Di字线位线X（2）EPROM(ErasablePROM可改写PROM)EPROM可经紫外线照射擦除所存储的数据，擦除后可再次写入，因而又称为UV－EPROM（UltraVioletEPROM）。（3）EEPROM（ElectricalErasablePROM可电擦除PROM）EEPROM使用电信号完成擦改工作，无需紫外线照射。这给使用者带来了方便，也给ISP（InSystemProgrammability在系统编程）建立了基础。EEPROM的结构可类比EPROM。（5）FRAM（铁电存储器）

FRAM是近年新发展起来的存储器件。它的核心技术是铁电晶体材料。当铁电晶体材料置于电场中，晶阵中的每个自由浮动的中心原子会沿着电场方向运动，从一种稳定状态到达另一种稳定状态。在电场作用下的这种稳定状态只有两个。可用一个来记忆逻辑０，另一个记忆逻辑１。中心原子的稳定状态在电场撤消后可长期保留，常温中可达一百年以上。铁电晶体材料的这一特性特别适用于ROM。由于铁电晶体单元在存储状态改变时的物理过程中没有任何原子碰撞，FRAM的写入速率可比EPROM类（EPROM、EEPROM、FlashMemery）快得多，在μs数量级。而后者通常在ms数量级。另一方面，FRAM写入功耗也比EPROM类的低得多，典型值上是EEPROM的2,500分之一。FRAM的写入次数寿命也比EPROM类的高得多，一般EEPROM类的写入次数寿命在十万到一百万次之间，而FRAM已见有一亿个亿次的写入寿命的报道。7.1.3随机存储器RAMRAM(RandomAccessMemory)在工作时可对任一存储单元读取或写入，常用于对数据有频繁快速暂存和选择读取的场合。A0A1An-1R/WCS(I/O)0(I/O)m-1地址线读/写控制片选字线地址译码器读写控制逻辑W0W2n-1存储单元阵列存储单元存储位读/写数据线位线在逻辑结构上，与ROM类似，也主要由地址译码器和存储单元阵列构成。地址译码器给出n位地址变量的全部最小项Wk(k=0～2n-1)，存储单元阵列完成可编程或运算。因而，RAM也可被认为是一种与运算固定、或运算可编程的逻辑器件。RAM的分类静态RAM(SRAM：StaticRAM)

SRAM的存储数据在写入后可一直保存(不掉电的情况下)。动态RAM(DRAM：DynamicRAM)

DRAM的存储数据的保存时间有限，工作中需定时进行刷新操作。在同等材料和工艺情况下，SRAM的存取速率一般相对较快，而DRAM的集成度会相对较高。与ROM不同，RAM是易失性存储器件，存储数据在器件掉电后丢失。由存储器实现的组合逻辑电路不会出现逻辑冒险，因为不存在信号的多路传输。存储器内部的电路设计可保证输出信号的稳定性。但功能冒险仍有可能出现，因为功能冒险是由于多个输入信号的不同步而产生。当多个地址变量出现变化的时刻偏差大于存储器的读取时间，功能冒险就存在，输出信号上可能出现毛刺噪声。（2）存储器实现时序逻辑时序逻辑的激励函数Y、下一状态Qn+1、输出函数Z都是输入信号X和当前状态Qn的组合逻辑函数。这意味着利用存储器也可实现同步时序逻辑。特别是在实现状态转移规律确定、无需直接存储输入信号的时序电路，如计数器、序列信号发生器等。利用ROM可简化设计过程，实现电路也简单。Ap-1AkAk-1A1A0Dm-1DkDk-1

D1D0ROMDk-1D1D0Qk-1

Q1Q0寄存器XZcpQn+1Qn例7.1.2用图7.1.3实现8421码模10加法计数器，有1位输出Z，Z在状态为1001时，输出1，其它状态时输出0解：由于计数模值为10，需要4位状态码，故图中的k＝4。由于没有输入变量X，ROM仅需4条地址线，故p=4。每存储单元需5个存储位(1位输出码＋4位状态码)，故m=5。需用10个存储单元保存10个状态值，设ROM有16个存储单元。将ROM输出数据线的D3D2D1D0经寄存器依次连接输入地址线A3A2A1A0。ROM输出的D4作为Z。根据8421码的规律，从状态0000开始，将下一状态的码型存入以当前状态码为地址的存储单元内。结果见表7.1.2。例7.1.3基于ROM，实现图7.1.14所示的状态图。解：状态图中的状态是由符号给出的。在实现时需首先对状态符号进行编码。在用分立触发器实现时，状态编码的目的是追求触发器级数少、外围电路简单。而在使用ROM时，这样的编码追求的意义已不大，因而为状态符号分配编码的方法就可简单又多样了。在本例中，为使存储位数目少、列表简单，可采用自然二进制编码，对状态A、B、C、D、E分别分配000、001、010、011、100。A0/0BDCE1/01/01/00/01/00/11/00/10/1X/Z输入/输出 根据状态图得到状态转移表如表7.1.3。以当前状态Q2nQ1nQ0n和输入X作为地址A3A2A1A0，在对应的存储单元(D3D2D1D0)存进输出信号Z和下一状态Q2n+1Q1n+1Q0n+1。7.2.1 PLA（ProgrammableLogicArray）

PLA（可编程逻辑阵列）中的与阵列、或阵列均可被编程。与阵列和或阵列中每条线的交点均可由编程决定连接或不连接。可见PLA的与阵列并不固定产生输入变量的全部最小项，其芯片面积使用效率高于PROM。7.2 PLA、PAL、GAL图7.2.12×2PLAA1A0F1F0与阵列或阵列用PLA实现组合逻辑函数时，需要将函数表达式化简为最简与或式，多输出情况时，也要尽量利用公共的乘积项。这些优化设计使得EDA综合器中的软件算法较为复杂。由于在结构上需保证与阵列或阵列均可被编程，PLA器件的运行速度也受到了一定的限制。习题7-11基于如图7.2.3所示的PLA实现题表7.2的2线-4线译码器电路。解7-11：根据题表7-2给出的2位-4线的译码功能，译码输出的表达式如下，PLA的实现如题7-11解图所示。7.2.2PAL（ProgrammableArrayLogic）PAL（可编程阵列逻辑）有以下主要特点：1.与阵列可编程，或阵列固定。2.器件中增加了触发器，使PAL可实现时序逻辑。图7.2.22×2PALF1F0A1A0与阵列或阵列例7.2.1基于图7.2.4结构的PAL实现可控加减法模6计数器(自然二进制码规律)。解：可设一输入控制信号A，A为逻辑0时进行加计数，A为1时进行减计数。状态转移表如表7.2.1所示。根据表7.2.1可得出Q2n+1、Q1n+1、Q0n+1的卡诺图。化简各卡诺图(过程略)得到各D触发器输入信号的表达式以编程连接符号“”将式(7.2.1)表达在与阵列、或阵列中就得到了用PAL实现本例的逻辑电路图，见图7.2.4中。 熔断丝编程的PAL在出厂时各熔断丝呈连通状态，相当于结构图与阵列中的各交差点均存在编程连接。编程时将不需要的连接位置处的熔断丝熔断而保留需要的熔断丝。与阵列未使用到的与门(线)的各编程点呈连接状态，与门输出信号恒为0，但为简化表达，未使用到的与门对应的各编程点均不标画符号“”或将“”标在与门中，见图7.2.4中。O0DQQDQQO1与阵列或阵列I0I1CLKOE实现一个逻辑乘积项实现一个与或逻辑式输出端DQQO2I2(A)(Q0)(Q1)(Q2)时钟输出使能反馈输入端输入信号输出信号在图7.2.4中，连接每个与门的横线可实现一个逻辑乘积项，每个乘积项的变量可编程选自输入信号及反馈信号。每个或门输出可实现一个与或逻辑式，其中固定包括有四个乘积项，因而说PAL的或阵列固定、与阵列可编程。图7.2.4的PAL中，每个或门的输出作为触发器的输入，各触发器的时钟连接专用时钟输入线CLK，因而可以实现同步时序逻辑。各输出缓冲门的使能也由专用线OE控制。7.2.3GAL（GenericArrayLogic）80年代在PAL基础上发展的GAL（通用阵列逻辑）有着以下主要特点：1.首次在PLD上采用了EEPROM工艺，使得PLD具有了电可擦除并可重复编程的性能。2.沿用了PAL的“与阵列可编程，或阵列固定”的结构特征，在I/O部分增加了输出逻辑宏单元（OLMC），改进了器件的功能，增加了编程设置的灵活性。图7.2.3GAL16V8的结构图I19OLMC1I/OOLMC2OLMCOLMCOLMCOLMCOLMCOEOLMC18I/O17I/O16I/O15I/O14I/O13I/O12I/O11I/OEI/CLKI3I4I5I6I7I8I9（1）逻辑阵列图7.2.3中画出了与阵列。与阵列中连接每个与门的横线可实现一个乘积项。送入每个OLMC中或门的各有8个乘积项（八条横线）。每个乘积项中的变量可选自32个信号（8＋8个输入原变量、反变量、8＋8个反馈原变量、反变量）。图7.2.4GAL16V8的OLMC的逻辑图XOR(n)反馈10-11-0-10-0FMUXDQ01OMUXVcc01PTMUX00011011TSMUXAC0AC1(n)来自与阵列相邻级输出QAC0AC1(n)AC1(m)输出引脚CLKOE（2）OLMC（OutputLogicMacroCell）8输入或门完成或运算，异或门起着可编程控非门的作用。D触发器使GAL有了时序逻辑功能，其时钟用全局时钟（CLK）。图7.2.5（a）OLMC的时序输出工作模式图7.2.5（b）OLMC的组合I/O工作模式CLKOEDQQXOR(n)XOR(n)OLMC有5种工作模式。图7.2.5(a)、(b)分别为其中的时序输出模式和组合I/O模式。7.3 EPLD（ErasablePLD：可擦除的可编程逻辑器件）PLA、PAL、GAL是PLD早期发展进程中的代表性产品，可将它们统称为简单PLD（SPLD）。随着信息数字处理技术的发展，SPLD在资源规模、配置灵活度等方面都难以满足构建数字系统的要求。EPLD、CPLD、FPGA是继SPLD后发展起、现仍在发展中的PLD器件。本节以MAX7000系列为例介绍EPLD器件的主要特点。7.3.1 MAX7000系列的系统结构MAX7000系列PLD采用0.8μmCMOSEEPROM技术制造，有600～5000个可用门。引脚到引脚的信号延时为6ns，计数器最高工作速度为151.5MHz。图7.3.1为MAX7000E/S器件的结构框图。PIA宏单元1to16LABA6to1616366to16I/O控制块6···6to16宏单元1to16LABC&C6to1616366to16I/O控制块6···6to16宏单元1to16LABB6to1616366to16I/O控制块6···6to16宏单元1to16LABD&C6to1616366to16I/O控制块6···6to16············6输出使能6输出使能GCLK1OE2/GCLK2OE1GCLRn16to16I/O引脚6to16I/O引脚6to16I/O引脚6to16I/O引脚MAX7000系列器件由以下几个基本部分组成：逻辑阵列块（LAB）宏单元（MC）输入/输出控制块（I/O控制块）可编程连线阵列（PIA）扩展乘积项专用输入线（4个）4个专用输入端可作为全局时钟（CLK）、清除（CLR）、输出使能（OE）信号，它们是为MC和I/O控制块提供的高速控制信号。各LAB之间通过PIA（ProgrammableInterconnectionArray）互连。信号经PIA传输后增加一个传输延时tPIA

。对一确定型号的EPLD，tPIA是一个固定值，不因信号在PIA中的路径不同而改变。这是EPLD/CPLD类PLD器件的优点。7.3.2 MAX7000系列的LAB和MCMAX7000系列中的各个型号可分别提供2～16个逻辑阵列块（LAB），每个LAB中有16个宏单元（MC），分为两组，每组8个。MC主要由逻辑阵列、乘积项选择矩阵和可编程触发器组成。图7.3.2为MC的结构图。图7.3.2MAX7000系列中宏单元（MC）的结构框图CLRNQPRN乘积项选择矩阵…………………并联扩展项逻辑阵列…ENA全局时钟2全局清除Vcc来自I/O引脚去PIA共享扩展项（16个）来自PIA的36个信号清除选择去I/O控制块EEPROM编程位，作为选择器的控制信号。选择器1.逻辑阵列和乘积项选择矩阵逻辑阵列实现“与运算”，图7.3.2中每个与门实现一个乘积项，每个乘积项的变量可选自从PIA来的36个信号以及从本LAB来的16个共享扩展项信号。由逻辑阵列本身可实现5个乘积项，但使用扩展乘积项后可使一个MC实现多至20个的乘积项。乘积项选择矩阵选取乘积项送入或门及异或门以构成组合逻辑函数。后接的可编程触发器的置位（PRN）、清除（CLRN）、时钟(CLK)、时钟使能（ENA）信号也可由乘积项选择矩阵从乘积项中选取。2.可编程触发器可编程触发器可被设置实现D、JK、T、RS触发器的功能。触发器的时钟工作方式可有三种：①选自全局时钟（GCLK1、GCLK2）。此方式工作速度最快。②带有时钟使能控制的全局时钟。时钟使能信号来自乘积项。③时钟来自某一乘积项。触发器的置位（PRN）、清除（CLRN）均为异步方式。它们可选自乘积项，清除信号也可选自全局清除信号。触发器的输入信号可来自组合逻辑部分（由乘积项选择矩阵决定），也可直接来自I/O引脚。来自I/O引脚时，可使器件的输入建立时间很短（3ns）。此时的可编程触发器可作为寄存器快速捕获输入信号。触发器也可根据需要被旁路掉，由组合逻辑部分直送MC的输出。3.扩展乘积项使用扩展乘积项可增加MC的逻辑功能。有两种扩展乘积项：（1）共享扩展项由每个MC提供一个未使用的乘积项反馈回本LAB的逻辑阵列。这个乘积项称为共享扩展项。（2）并联扩展项一个MC未使用的乘积项可通过并联扩展项的方式提供给相邻的MC使用。得到15个乘积项…图7.3.3并联扩展项使用例乘积项选择矩阵乘积项选择矩阵乘积项选择矩阵（n－2）（n－1）（n）提供5个乘积项提供5＋5个乘积项…………来自PIA的36个信号16个共享扩展项来自（n-3）MC的并联扩展项7.3.3 MAX7000系列的I/O控制块I/O控制块主要由多路选择器和输出缓冲门组成。图7.3.4为MAX7000E/S器件的I/O控制块的逻辑框图。I/O控制块可使对应的I/O引脚工作于输入、输出、双向三种方式之一。图7.3.4MAX7000E/S的I/O控制块PIAVccGND6个全局输出使能其他I/O控制块来自宏单元漏极开路输出控制压摆率控制去宏单元去PIAI/O引脚7.4 CPLD/FPGACPLD：ComplexPLD（复杂的的可编程逻辑器件）FPGA：FieldProgrammableGateArray（现场可编程门阵列）本节以FLEX10K系列芯片为例介绍CPLD/FPGA类可编程器件的主要特点。FLEX10K系列是一种高密度、高性能的可编程器件。它可提供10000～250000个等效门。内带的嵌入式阵列增强了其运算处理能力。内带的JTAG边界扫描测试电路方便了对其工作状态的检测。FLEX10K的内部连接具有高速、延时固定并可预测的特点。FLEX10K采用CMOS-SRAM（CMOS静态随机存储器）的制作工艺，与EEPROM制作工艺的器件不同，用CMOS-SRAM工艺的PLD的编程配置信息在芯片断电后不能自己保存数据，需另加ROM类（如EPROM、EEPROM、FLASHROM等）器件保存编程配置信息并完成上电自动加载。虽然这增加了应用系统的复杂度，但可实现芯片的在线动态配置，这增强了器件的处理能力和应用灵活性。7.4.1 FLEX10K的系统结构FLEX10K主要由嵌入式阵列块（EAB）、逻辑阵列块（LAB）、快速连线带（FastTrack）、输入/输出单元（IOE）四个部分组成。图7.4.1给出了它们的结构关系。EABLABa1LABa2LABa3

LABaiLABai+1LABan-2LABan-1LABanLABb1LABb2LABb3LABbiLABbi+1LABbn-2LABbn-1LABbnIOEIOE‥IOEIOE‥IOEIOE‥IOE：IOEIOE：IOEIOE：IOEIOE：IOEEABIOEIOE‥IOEIOE‥IOEIOE‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥：：：：：：：：：：：：：：：：：：‥‥‥‥‥‥‥‥‥‥‥‥‥toa5快速连线带toa4进位链与级联链tob5tob47.4.2 FLEX10K的嵌入式阵列块（EAB）EAB为一个有2048bit的RAM块，其输入、输出带有寄存器，如图7.4.2所示。DDDD68,4,2,18,4,2,12,4,8,1624/ROMMdatainaddressWERAMdataout256×8512×41024×22048×12,4,8,16行连线带列连线带EAB局部连线专用输入与全局输入清除图7.4.2FLEX10K的嵌入式阵列块（EAB）7.4.3 FLEX10K的逻辑阵列块（LAB）一个LAB中包括8个逻辑单元（LE）、进位链与级联链、控制信号以及LAB局部互连带，结构关系如图7.4.3所示。1624448LE1LE2LE3LE4LE5LE6LE7LE886442进位链与级联链进位链与级联链专用输入与全局输入LAB局部互连列连线带行列连线带之间的互连887.4.4 FLEX10K的逻辑单元（LE）LE是FLEX10K结构中的基本处理单元。图7.4.4为LE的结构。每个LE包含一个四输入LUT（查找表：LookUpTable），一个带有使能和异步清除、置位的可编程触发器，一个进位链和一个级联链。LE的输出可选送到行、列快速连线带，也可反馈回本LAB的局部互连线带。LE有4种工作模式。CLRN图7.4.4FLEX10K的逻辑单元（LE）查找表（LUT）进位链清除/置位逻辑级联链PRNENA时钟选择到快速互连通道到LAB的局部互连DATA1DATA2DATA3DATA4LABCTRL1LABCTRL2清除LABCTRL3LABCTRL4触发器旁路01图7.4.54变量查找表（LUT）的结构ABCD24位SRAM2选1选择器F011011111111011001010101010101010101010101011. 查找表(LUT) LUT为一种存储结构，可作为编程实现组合逻辑函数的一种方法。与基于乘积项的组合逻辑函数实现方法（GAL、MAX7000中）不同，LUT只需改变存储器的内容即可实现给定变量的任何组合函数，因而也称LUT为函数发生器。图7.4.5为用SRAM和选择器构成的四变量LUT的框图。例如，实现函数,基于乘积项方法需4个与门，一个或门。LUT法根据函数F的真值表（表7-3）将F的取值存入SRAM。而将输入变量作为四组二选一选择器的控制信号，低位控制前组、高位控制后组。图7.4.5的可实现4变量的任一组合逻辑函数，其复杂度和传输延时不随乘积项的多少而改变。SRAM查找表被认为是FPGA类PLD的特点之一，因而也将FLEX10K归入FPGA类。由于SRAM的内容在芯片掉电后不能保存，因而FPGA类芯片在应用时需加设非易失性存储器保存配置信息。2．可编程触发器

可编程触发器可被设置成D、T、JK或SR触发器。触发器的时钟（CLK）、清除（CLR、异步）、置位（PRN、异步）及使能（ENA）可选自专用输入引脚或通用I/O引脚，也可由内部逻辑电路产生。由图7.4.4，可编程触发器和LUT的输出可以各自独立工作、分别输出。这提高了LE的利用率。3.进位链

进位链提供了LE之间的快速（0.2ns）进位功能。低位LE的进位信号可经进位链送到高位LE。这一特点有助FLEX10K实现任意位的高速加法器、计数器和比较器。图7.4.6为借助进位链由n+1个LE实现的n位全加器。LUT的一部分组成三变量查找表产生两位输入信号及低进位的“和”Si，而另一部分也构成一个三变量查找表产生高进位通过进位链送到高位LE。图7.4.6借助进位链实现的n位全加器3变量查找表S1进位链连接3变量查找表触发器C1LE(1)a1b13变量查找表S2进位链连接3变量查找表触发器C2LE(2)a2a23变量查找表Sn进位链连接3变量查找表触发器CnLE(n)anbn查找表Cn查找表触发器LE(n+1)4.级联链利用级联链，LE可实现多变量（多于4个）的组合逻辑函数。图7.4.7表示了用n个LE借助“或”级联链实现4n个变量组合逻辑函数F的结构图。可见各查找表呈并联工作，但级联链中每加入一级LE，输出信号的传输时延会附加一个量（约0.7ns）。图7.4.7中的或门也可被设置成与门形成“与”级联链。进位链和级联链为LAB中的各LE之间提供了快速通道，信号经由它们连接的传输时延小于经由行、列连线带的。各LAB之间的进位链和级联链的连接关系可由图7.4.1见。进位链和级联链连接同一LAB行中的间隔LAB之间，但它们不穿过LAB行中间位置处的EAB。EDA编译器软件会根据要求自动建立进位链和级联链，用户也可用手动方式建立。但过多使用进位链和级联链会限制其它逻辑布线的灵活性。图7.4.7“或”级联链查找表d[3,0]查找表d[7,4]查找表d[(4n-1),(4n-4)]FLE1LE2LEn5.LE的工作模式

根据对LE中的LUT和可编程触发器的设置的不同，可把LE的工作模式分为四种。在这几种模式中，来自LAB局部互连的信号DATA1~DATA4作为输入信号并有着不同的作用，输入信号还有进位链、级联链信号及来自LE输出的反馈信号。可编程触发器的时钟选择和异步进位、复位仍可均如图7.4.4所示。（1）正常模式 如图7.4.8所示。LUT被设置为4输入查找表，4个输入来自DATA1~DATA4及进位链输入。可编程触发器的输入数据可以是查找表的输出，也可选择直接来自局部互连。触发器和查找表可各自独立工作、分别输出。这种工作模式可接收输入进位链、级联链，产生输出级联链，但没有输出进位链。进位输入级联输入级联输出图7.4.8LE的正常工作模式4变量查找表CLRNENA到快速互连通道到LAB的局部互连PRNDATA1DATA2DATA3DATA4（2）运算模式如图7.4.9所示。LUT被设置为两个三输入查找表。第一个查找表的输出可作用触发器。第二个查找表的输出连接到进位链送下级LE。这种工作模式可用于高速加法器、累加器和比较器。图7.4.9LE的运算工作模式3变量查找表CLRNENALE输出PRNDATA1DATA2进位输入级联输入级联输出3变量查找表进位输出（3）加/减计数模式如图7.4.10所示。设置LUT为两个三输入查找表，但输入的信号与运算模式不同。本LE的输出Q被反馈回送到查找表的输入，DATA2可作为加/减控制信号与Q及进位链来信号运算后再经进位链送到下级LE。本工作模式中，可编程触发器可以被同步加载数据，这是由DATA3、DATA4控制完成的。CLRN图7.4.10LE的加/减计数工作模式3变量查找表ENALE输出PRNDATA1(ena)DATA2(u/d)进位输入级联输入级联输出3变量查找表进位输出10DATA3(data)DATA4(nload)（4）可清除的计数模式如图7.4.11所示。类似加/减计数模式，但DATA2经与门作用触发器入端，因而DATA2可作为同步清除信号。这种模式没有级联链的输入，但有级联链输出。CLRN图7.4.11LE的可清除的计数工作模式3变量查找表ENALE输出PRNDATA1(ena)DATA2(nclr)进位输入级联输出3变量查找表进位输出10DATA3(data)DATA4(nload)图7.4.12CPLD/EPLD器件中的快速连线带列互连通道行互连通道LABLAB局部互连7.4.5 FLEX10K的快速连线带（FastTrack）行、列快速连线带由遍布于器件长、宽的一系列连续连接线（互连通道）组成，由图7.4.1和图7.4.12可见快速连线带和LAB、EAB在器件中的分布关系。由图7.4.2、7.4.3可见快速连线带与EAB、LAB的互连。为提高连接布线的效率，行连线带的互连通道分为全长和半长通道，半长通道仅能连接LAB行的一半，距离较近的LAB可通过半长通道互连。连线带内采用连续连接线的布线方式称为连续式互连结构，这是EPLD/CPLD类器件的布线的特点。在这种连线结构中，不同位置处的逻辑阵列块的连接关系是固定的，这使得信号通过器件的延时可以预测，给器件的调测和使用带来了方便。FPGA类器件采用分段式互连结构，布线效率较高，但有着难以预测信号传输延时的缺点。7.4.6 FLEX10K的输入/输出单元（IOE）IOE主要包含一个输出缓冲器和一个寄存器，如图7.4.13。IOE使I/O引脚可输入、输出、双向传送信号。当输入信号能保证的建立时间较短时，可用IOE寄存器快速捕获输入数据。输出信号时，IOE寄存器也可提供快速“时钟－输出”性能。输出三态缓冲器可提供漏极开路输出的选择。输出电压的摆动速率也可由编程设置，这使得用户可调控输出信号的速度和噪声。 每个IOE的时钟可选自两个专用时钟线。IOE的清除、时钟使能、输出使能及时钟选自周边控制总线。共有12条周边控制总线，其上复用分配的信号有8个输出使能、6个时钟使能、2个时钟、2个清除和4个全局信号。每个周边控制总线的信号可由专用输入