第5讲VerilogHDL行为建模方法

2015年f=ab…Verilog硬件描述语言

VerilogHDL主讲陈付龙计算机科学与技术系第5讲VerilogHDL行为建模方法学习目标结构化过程always和initial定义阻塞（blocking）和非阻塞（non-blocking）过程性赋值语句。理解行为级建模中基于延迟的时序控制机制。学习使用一般延迟、内嵌赋值延迟和零延迟。理解行为级建模中基于事件的时序控制机制。学习使用一般事件控制、命名事件控制和事件OR（或）控制。在行为级建模中使用电平敏感的时序控制机制。使用if和else解释条件语句。使用case，casex和casez语句讲解多路分支。理解while，for，repeat和forever等循环语句。定义顺序块和并行块语句。理解命名块和命名块的禁用。在设计实例中进行行为级建模。5.1结构化过程语句在Verilog中有两种结构化的过程语句：initial语句和always语句，它们是行为级建模的两种基本语句。其他所有的行为语句只能出现在这两种结构化过程语句里。与C语言不同，Verilog在本质上是并发而非顺序的。Verilog中的各个执行流程（进程）并发执行，而不是顺序执行的。每个initial语句和always语句代表一个独立的执行过程，每个执行过程从仿真时间0开始执行，并且这两种语句不能嵌套使用。initial语句所有在initial语句内的语句构成了一个initial块。initial块从仿真0时刻开始执行，在整个仿真过程中只执行一次。如果一个模块中包括了若干个initial块，则这些initial块从仿真0时刻开始并发执行，且每个块的执行是各自独立的。如果在块内包含了多条行为语句，那么需要将这些语句组成一组，一般是使用关键字begin和end将它们组合为一个块语句；如果块内只有一条语句，则不必使用begin和end。由于initial块语句在整个仿真期间只能执行一次，因此它一般被用于初始化、信号监视、生成仿真波形等目的。在变量声明的同时进行初始化同时进行端口/数据声明和初始化always语句always语句包括的所有行为语句构成了一个always语句块。该always语句块从仿真0时刻开始顺序执行其中的行为语句；在最后一条执行完成后，再次开始执行其中的第一条语句，如此循环往复，直至整个仿真结束。always语句通常用于对数字电路中一组反复执行的活动进行建模。例如时钟信号发生器，每半个时钟周期时钟信号翻转一次。在现实电路中只要电源接通，时钟信号发生器从时刻0就有效，一直工作下去。5.2过程赋值语句过程赋值语句的更新对象是寄存器、整数、实数或时间变量。这些类型的变量在被赋值后，其值将保持不变，直到被其他过程赋值语句赋予新值。用法：过程赋值语句的左侧值可以是：1.reg，整型数、实型数、时间寄存器变量或存储器单元。

2.

上述各种类型的位选（例如，addr[0]）。3.

上述各种类型的域选（例如，addr[31:16]）。上面三种类型的拼接。Verilog包括两种类型的过程赋值语句：阻塞赋值和非阻塞赋值语句阻塞赋值语句阻塞赋值语句使用“=”作为赋值符，在一个begin-end块中表现为串行行为。x=0执行完成之后，才会执行y=1

仿真0时刻执行

仿真时刻15执行仿真时刻25执行1．如果右侧表达式的位宽较宽，则将保留从最低位开始的右侧值，把超过左侧位宽的高位丢弃；2．如果左侧位宽大于右侧位宽，则不足的高位补0；非阻塞赋值使用“<=”作为赋值符。x=0与y=1同时执行

仿真0时刻执行仿真时刻15执行仿真时刻10执行仿真0时刻执行注意：不要在同一个always块中混合使用阻塞和非阻塞赋值语句。非阻塞赋值语句的应用对程序：有如下的特点：1．在每个时钟上升沿到来时读取in1，in2，in3和reg1，计算右侧表达式的值；2．对左值的赋值由仿真器调度到相应的仿真时刻，延迟时间由语句中内嵌的延迟值确定。在本例中，对reg1的赋值需要等一个时间单位，对reg2的赋值需要等到时钟信号下降沿到来的时刻，对reg3的赋值需要等一个时间单位；3．每个赋值操作在被调度的仿真时刻完成。注意，对左侧变量的赋值使用的是由仿真器保存的表达式“旧值”。在本例中，对reg3赋值使用的是reg1的“旧值”，而不是在此之前对reg1赋予的新值，reg1的“旧值”是在赋值事件调度时由仿真器保存的。使用非阻塞赋值来避免竞争采用阻塞赋值完成产生了竞争的情况：a=b和b=a，具体执行顺序的先后取决于所使用的仿真器，因此这段代码达不到交换a和b值的目的。在每个时钟上升沿到来的时候，仿真器读取每个操作数的值，进而计算表达式的值并保存在临时变量中；当赋值的时候，仿真器将这些保存的值赋予非阻塞赋值语句的左侧变量。5.3基于延迟的时序控制Verilog提供了三种时序控制方法：基于延迟的时序控制、基于事件的时序控制和电平敏感的时序控制。基于延迟的时序控制出现在表达式中，它指定了语句开始执行到执行完成之间的时间间隔。其格式如下：延迟值可以是数字、标识符或表达式，需要在延迟值前加上关键字#。对于过程赋值，Verilog提供了三种类型的延迟控制：常规延迟控制、赋值内嵌延迟控制和零延迟控制。常规延迟控制常规延迟控制位于赋值语句的左边，用于指定一个非零延迟值。内嵌赋值延迟控制除了可以将延迟控制置于赋值语句之前，还可以将它嵌入到赋值语句中，放在赋值符的右边。这种延迟方式的效果与常规延迟赋值是完全不同的。零延迟控制在同一仿真时刻，位于不同always和initial块中的过程语句有可能被同时计算，但是执行（赋值）顺序是不确定的，与使用的仿真器类型有关。在这种情况下，零延迟控制可以保证带零延迟控制的语句将在执行时刻相同的多条语句中最后执行，从而避免发生竞争。但需要注意的是，如果存在多条带有零延迟的语句，则它们之间的执行顺序也将是不确定的。具有零延迟，语句被最后执行，仿真0时刻结束时，x和y的值都为1，但它们的执行顺序是不确定的。尽量不要使用零延迟控制5.4基于事件的时序控制在Verilog中，事件是指某一个寄存器或线网变量的值发生了变化。Verilog提供了4种类型的事件控制：常规事件控制、命名事件控制、OR（或）事件控制和电平敏感时序控制。常规事件控制事件控制使用符号@来说明，语句继续执行的条件是信号的值发生变化、发生正向跳变和负向跳变。关键字posedge用于指明正向跳变，negedge用于指明负向跳变。命名事件控制Verilog语言提供了命名事件控制机制。用户可以在程序中声明event（事件）类型的变量，触发该变量，并且识别该事件是否已经发生。命名事件由关键字event声明，它不能保存任何值。事件的触发用符号->表示；判断事件是否发生使用符号@来识别。OR事件控制有时，多个信号或者事件中发生的任意一个变化都能够触发语句或语句块的执行。在Verilog语言中，可以使用“或”表达式来表示这种情况。由关键词“or”连接的多个事件名或者信号名组成的列表称为敏感列表。在跳变沿敏感的触发器中，也可以使用关键词“,”来代替“or”。如果组合逻辑块语句的输入变量很多，那么编写敏感列表会很繁琐并且容易出错。针对这种情况，Verilog提供了另外两个特殊的符号：@*和@(*)，它们都表示对其后语句块中的所有输入变量的变化是敏感的。5.5电平敏感时序控制Verilog同时也允许使用另外一种形式表示的电平敏感时序控制（即后面的语句和语句块需要等待某个条件为真才能执行）。Verilog语言用关键字wait来表示等待电平敏感的条件为真。仿真器连续监视count_enable的值。如果其值为0，则不执行后面的语句，仿真会停顿下来；如果其值为1，则在20个时间单位之后执行这条语句。如果count_enable始终为1，那么count将每20个时间单位加1。5.6条件语句条件语句用于根据某个条件来确定是否执行其后的语句，关键字if和else用于表示条件语句。Verilog语言共有三种类型的条件语句，用法如下：5.7多路分支语句——case当条件语句中选项的数目很多时，使用if-else语句就会很不方便，这时可以使用case语句来解决这个问题。case语句使用关键字case，endcase和default来表示。语法如下：case语句中的每一条分支语句都可以是一条语句或一组语句。多条语句需要使用关键字begin和end组合为一个块语句。在执行时，首先计算条件表达式的值，然后按顺序将它和各个候选项进行比较，如果和全部候选项都不相等，则执行default_statement语句。注意，default_statement语句是可选的，而且在一条case语句中不允许有多条default_statement。另外，case语句可以嵌套使用。case语句类似于多路选择器，下面使用case语句实现四选一多路选择器。case语句逐位比较表达式的值和候选项的值，每一位的值可能是0，1，x或z。上例中只考虑0和1的情况，将x和z的情况归结为default。我们也可以将这部分进行单独的说明，如下：casex/casezcase语句还有两个变形：casex和casez。casez语句将条件表达式或候选项表达式中的z作为无关值，所有值为z的位也可以用“?”来代表，即对非x的位置casex语句将条件表达式或候选项表达式中的x作为无关值。casex和casez的使用可以让我们在case表达式中只对非x或非z的位置进行比较。casez的使用与casex的使用类似。5.7循环语句Verilog语言中有四种类型的循环语句：while，for，repeat和forever。这些循环语句的语法与C语言中的循环语句相当类似。循环语句只能在always或initial块中使用，循环语句可以包含延迟表达式。while循环while循环使用关键字while来表示。while循环执行的中止条件是while表达式的值为假。如果遇到while语句时while表达式的值已经为假，那么循环语句一次也不执行。for循环for循环使用关键字for来表示，它由三个部分组成：

1．初始条件；2．检查终止条件是否为真；3．改变控制变量的过程赋值语句。for循环语句因此它的写法较while循环更为紧凑。但是要注意，while循环比for循环更为通用，并不是在所有情况下都能使用for循环来代替while循环。repeat循环关键字repeat用来表示这种循环。repeat的功能是执行固定次数的循环，它不能像while循环那样根据逻辑表达式来确定循环是否继续进行。repeat循环的次数必须是一个常量、一个变量或者一个信号。如果循环重复次数是变量或者信号，循环次数是循环开始执行时变量或者信号的值，而不是循环执行期间的值。forever循环关键字forever用来表示永久循环。在永久循环中不包含任何条件表达式，只执行无限的循环，直到遇到系统任务$finish为止。如果需要从forever循环中退出，可以使用disable语句。例1：时钟发生器例2：在每个时钟正跳变沿处使两个寄存器的值一致5.8顺序块和并行块块语句的作用是将多条语句合并成一组，使它们像一条语句那样。在前面的例子中，我们使用关键字begin和end将多条语句合并成一组。由于这些语句需要一条接一条地顺序执行，因此常称为顺序块。Verilog语言中的块语句类型有两种：顺序块和并行块。我们将讨论三种有特点的块语句：命名块、命名块的禁用以及嵌套的块。块语句的类型——顺序块顺序块由关键字begin和end构成，用于将多条语句组成一个块，它的特点是：1．顺序块中的语句是一条接一条按顺序执行的；只有前面的语句执行完成之后才能执行后面的语句（除了带有内嵌延迟控制的非阻塞赋值语句）；2．如果语句包括延迟或事件控制，那么延迟总是相对于前面那条语句执行完成的仿真时间的。顺序块的例子在前面学习中涉及很多，如块语句的类型——并行块并行块由关键字fork和join声明，它具有以下特性：1．并行块内的语句并发执行；2．语句执行的顺序是由各自语句中的延迟或事件控制决定的；3．语句中的延迟或事件控制是相对于块语句开始执行的时刻而言的。并行块与顺序块之间的根本区别在于：当控制转移到块语句的时刻，并行块中所有的语句同时开始执行，语句之间的先后顺序是无关紧要的。并行块为我们提供了并行执行语句的机制。但是，在使用并行块时需要注意，如果两条语句在同一时刻对同一个变量产生影响，那么将会引起隐含的竞争。竞争结果取决于仿真器的具体实现方法。无法正确地处理竞争是目前所使用的仿真器的一个缺陷，这一缺陷并不是并行块所引起的。如果x=1’b0和y=1’b1两条语句首先执行，那么最终变量z和w的值为1和2如果z={x,y}和w={y,x}两条语句首先执行，那么最终变量z和w的值都是2’bxx块语句的特点块语句具有的三个特点：嵌套块、命名块和命名块的禁用。嵌套块块可以嵌套使用，顺序块和并行块能够混合在一起使用。命名块块可以具有自己的名字，我们称之为命名块。它的特点：1．命名块中可以声明局部变量。2．命名块是设计层次的一部分，命名块中声明的变量可以通过层次名引用进行访问。3．命名块可以被禁用，例如停止其执行。命名块的禁用使用关键字disable可以终止命名块执行。disable可以用来从循环中退出、处理错误条件以及根据控制信号来控制某些代码段是否被执行。对块语句的禁用导致紧接在块后面的那条语句被执行。生成块生成语句能够控制变量的声明、任务或函数的调用，还能对实例引用进行全面的控制。编写代码时必须在模块中说明生成的实例范围，关键字generate-endgenerate用来指定该范围。生成实例可以是模块、用户自定义原语、门级原语、连续赋值语句、initial和always块中的一种或多种。生成的实例具有惟一的标识名，因此可以用层次命名规则引用。Verilog语言允许在生成范围内声明下列数据类型：net（线网）和reg（寄存器）、integer（整型数）、real（实型数）、time（时间型）和realtime（实数时间型）、event（事件）。任务和函数的声明也允许出现在生成范围中，但不能出现在循环生成当中。不允许出现在生成范围中的模块项声明包括：参数、局部参数、输入、输出和输入/输出声明、指定块在Verilog中有三种创建生成语句的方法：循环生成、条件生成、case生成。循环生成语句循环生成语句允许使用者对变量声明、模块、用户自定义原语、门级原语、连续赋值语句、initial和always块进行多次实例引用。在仿真开始前，仿真器会对生成块中的代码进行确立（展平），将生成块转换为展开的代码，然后对展开的代码进行仿真。因此，生成块的本质是使用循环内的一条语句来代替多条重复的Verilog语句，简化用户的编程；关键词genvar用于声明生成变量，生成变量只能用在生成块中；在确立后的仿真代码中，生成变量是不存在的；一个生成变量的值只能由循环生成语句来改变；循环生成语句可以嵌套使用。但是使用同一个生成变量作为索引的循环生成语句不能相互嵌套；xor_loop是赋予循环生成语句的名字，目的在于通过它对循环生成语句中的变量进行层次化引用。因此，循环生成语句中各个异或门的相对层次名分别为：xor_loop[0].g1，xor_loop[1].g1，…，xor_loop[31].g1。条件生成语句条件生成语句类似于if-else-if的生成构造，该生成构造可以根据设计模块中表达式值的真假，决定是否调用相应的Verilog结构（模块、用户自定义原语、门级原语、连续赋值语句、initial或always块）。case生成语句与条件生成语句类似，只不过将其中的if-else形式改为case形式。case生成语句可以调用模块、用户自定义原语、门级原语、连续赋值语句、initial或always块。举例1——四选一多路选择器我们曾使用数据流语句进行了描述，这里使用行为级的case语句来实现它。举例2——四位计数器行为级描述与数据流级描述相比是非常简洁的。如果输入信号的值不包括x和z，使用行为级的描述代替数据流级描述不会对计数器的仿真结果造成影响。举例3——交通信号灯控制器功能描述：该交通信号灯控制器用于控制一条主干道与一条乡村公路的交叉口的交通，它必须具有下面的功能：由于主干道上来往的车辆很多，因此控制主干道的交通信号具有最高优先级，在默认情况下主干道的绿灯点亮；乡村公路间断性地有车经过，有车来时乡村公路的交通灯必须变为绿灯，只需维持一段足够长的时间，以便让车通过。只要乡村公路上不再有车辆，那么乡村公路上的绿灯马上变为黄灯，然后变为红灯；同时，主干道上的绿灯重新点亮；一个传感器用于监视乡村公路上是否有车等待，它向控制器输入信号X；如果X=1,则表示有车等待，否则X=0；各个状态转换时，具有一定的延迟，这些延迟必须能够控制。确定状态。代码描述：全