基于FPGA+脉冲信号占空比测量

摘要论文以脉冲信号为研究对象，应用了先进的FPGA技术，设计了一种全新数字的脉冲信号占空比测量系统，通过了仿真、综合和下载的各个程序测试环节，并在实验中得到了良好的应用。本论文分析了脉冲信号占空比测量器的工作原理与测试过程，然后阐述了FPGA的设计原理以及所设计到底相关芯片，接着对所要应用的硬件语言VHDL方面知识进行了简单地介绍，这些为论文的具体设计局部提供了理论根底。本系统针对需要测量的脉冲信号，设计出了一种 为整个系统进行模块化设计，并且每个子模块都通过了仿真测试。系统采用了模块化的设计思路，提高系统性能和可扩展性。同时为系统的设计和维护提供了方便。同时系统也采用软件硬件化的设计思路，该设计应用VHDL硬件语言，所使用的软件也是采用了目前应用比拟广泛的集中。FPGA+VHDL+EDA工具构成的数字系统下场集成技术，是本系统设计的核心局部，该门技术具有操作灵活、利用广泛以及价廉等特点。该门技术具有旺盛的生命和广阔的前景，必然推动着整个集成电路产业系统集成的进一步开展。整个系统设计采用了全数字化，使得整个系统运行变得十分可靠，调试也极为方便。作为一种先进技术的应用，论文在很多方面作了新的尝试。关键词：脉冲信号占空比，现场可编程门阵列，硬件描述语言AbstractThesispulsesignalastheresearchobject,theapplicationofadvancedFPGAtechnologytodesignanewdigitalpulsesignaldutycyclemeasurementsystem,throughasimulation,synthesis,anddownloadthevariousaspectsofprogramtestingandhasbeenintheexperimentgoodapplication.Thispaperanalyzesthepulsedutycyclemeasurementdeviceworkswiththetestingprocess,andthendescribesthedesignofFPGAdesignprinciplesandtherelevantchipsintheend,thenthehardwareonwhichtoapplytheirknowledgeofVHDLlanguageweresimplyintroduced,thesehavesomeofthespecificdesignofthepaperprovidesatheoreticalbasis.Thesystemforpulsesignaltobemeasured,designedamodulardesignfortheentiresystemandeachsub-modulethroughthesimulationtest.Systemusesamodulardesignideasforthesystemdesignandmaintenanceprovidedforconvenience.Alsoimprovesystemperformanceandscalability.Systemusesasoftwareandhardwareofthedesignideas,applicationoftheVHDLhardwarelanguagethatiseasytounderstand.Softwareisusedwidelybythecurrentconcentration.FPGA+VHDL+EDAtoolenddigitalsystemsconsistingofintegratedtechnologyisthecoreofthesystemdesign,thegatetechnologywithoperationalflexibility,theuseofextensiveandinexpensiveandsoon.Thegatetechnologywithastrongandbroadprospectsoflifeisboundtopromotetheintegrationoftheentireintegratedcircuitindustryforfurtherdevelopment.Thesystemusesafullydigital,makingthewholesystembecomeveryreliableoperation,debuggingcanbeveryconvenient.Asanapplicationofadvancedtechnology,thepapermadeinmanywaysanewattempt.Keywords:pulsedutycycle,fieldprogrammablegatearrays,hardwaredescriptionlanguage.目录摘要 1Abstract 2目录 3第1章 绪论 4 课题背景 4 研究的目的及其内容 5 研究内容及其安排 6 研究内容 6 本文的安排 6第2章 脉冲信号占空比的根本知识 6 脉冲信号的特点 6 占空比的特点及应用 6 脉冲波形占空比的测量方法 7 平均值测量法 8第3章 FPGA硬件描述语言 8 数字系统集成的根本概念 8 工艺集成技术 8 现场采集技术 9 FPGA未来的开展方向 9 数字系统现场集成的主要设计工具 10 FPGA设计流程 11 设计准备 12 设计输入 12 设计处理 13 设计校验 14 器件编程 14 器件测试和设计验证 15 硬件描述语言设计方法 15 VHDL的由来 15 采用硬件描述语言的设计流程 16第4章 测量器的系统设计方案 18 整体系统测量原理 18第5章 模块设计 19 系统设计原理图 19 设计的功能要求 20 模块设计 20 倍频分频模块 20 信号处理模块 21 结果运算模块 23第6章 总结 31参考文献 32致谢 33绪论课题背景自从1985年Xilinx公司推出第一片现场可编程逻辑器件〔FPGA〕到现在，FPGA已经经历了二十几年的开展历程。在这几十年的开展过程中，以FPGA为代表的现场集成技术数字系统取得了突破性的开展。现场可编程逻辑器件从刚开始的1200个逻辑门，开展到90年代的25万个逻辑门，甚至到现今国际上FPGA的著名厂商Altera公司、Xilinx公司又陆续推出了数百万门的单片FPGA芯片，将现场可编程器件的集成度提高到一个新的水平。FPGA的优点可以归纳为如下几点：效能，上市时间，本钱，可靠性和长期维护五个方面。效能--透过硬件的平行机制，FPGA可突破依序执行(Sequentialexecution)的固定逊算，并于每时脉循环完成更多作业，超越了数位讯号处理器(DSP)的计算功能。BDTI作为著名的分析公司，并于某些应用中使用DSP解決方案，以计算FPGA的处理效能。在硬件层级控制I/O可缩短回应时间并特定化某些功能，以更符合应用需求。上市时间--针对上市时间而言，FPGA技术具有弹性与快速原型制作的功能。使用者不需进行ASIC设计的冗长建构过程，就可以在硬件中测试或验证某个观念。并仅需数个小时就可以建置其他变更作业，或替换FPGA设计。现成的(COTS)硬件也可搭配使用不同种类的I/O，并连接至使用者设定的FPGA芯片。高级软件工具正不断提升其适用性，缩短了抽象层(Layerofabstraction)的学习时间，并针对进階控制与信号处理使用IPcores(预先建立的函式)。本钱--ASIC设计的非重置研发(NRE)费用，远远超过FPGA架构硬件解決方案的费用。ASIC设计的初始投资，可简单认列于OEM每年所出货的数千组晶片，但是许多末端使用者更需要定制硬件功能，以便用于开发过程中的数百组系统。而可程式化晶片的特性，就代表了低本钱的架构作业，或组装作业的长前置时间。由于系统需求随时在变化，因此假设与ASIC的庞大修改费用相比，FPGA设计的本钱实在微缺乏道。可靠性--正如软件工具提供程序化设计的环境，FPGA电路也为程序化执行的「坚强」的建置方式。处理器架构的系统往往具有多個抽象层，得以协助多重处理程序之间的作业排程与资源分享。驱动层(Driverlayer)控制硬件資源，而作为作业系统那么管理记忆体和处理器频宽。针对任何现有的处理器核心来说，每次仅可执行1组指令码；而处理器架构的系统那么可以连续处理重要作业。FPGA不需要使用作业系统，并将产生问题的几率降到最低，采用平行执行功能与专属精密硬件执行作业。长期维护--FPGA晶片为即时升级(Field-upgradable)特性，不需要像ASIC一般重新设计的时间与费用。举例来说，数位通讯协定的规格可随时间而改变，而ASIC架构的介面却可能产生维护与向下相容的问题。FPGA具有可重设性质，可随时因应未来的需要而进行修改。当产品或系统趋于成熟时，不需耗时重新设计或修改机板配置，即可提升相关功能。研究的目的及其内容当基于FPGA的嵌入式系统时，在设计周期之初就不必为每个模块做出用硬件还是软件的选择。假设在设计中间阶段使用一些额外的功能，那么可以使用FPGA中现有的网络资源来突破软件代码中的瓶颈。设计者不需转换到编写汇编代码或者另外一个新的处理器，就可做到这一点。FPGA有充裕的资源，可配置处理器系统可以充分利用这一资源。算法可以用软件，也可用硬件实现。出于本钱和简便考虑，除非需要更高的速度以满足性能指标，一般利用软件来实现大局部操作。软件可以优化，但有时还是不够的。如果需要更高的速度，利用硬件来加速算法是一个不错的选择。FPGA使软件模块和硬件模块的相互交换更加简便，不必改变处理器或进行板级变动。设计者可以在速度、硬件逻辑、存储器、代码大小和本钱之间做出折衷。利用FPGA可以设计定制的嵌入式系统，以增加新的功能特性及优化性能。另一点要知道的是，使用带有可配置处理器的FPGA可获得设计灵活性。由于FPGA中的逻辑单元是可编程的，可针对特定的应用而定制硬件。所以，仅使用所需要的硬件即可，而不必做出任何板级变动(前提是FPGA中的逻辑单元足够用)。设计者可以选择如何实现软件代码中的每个模块，如用定制指令，或硬件外围电路。此外，还可以通过添加定制的硬件而获取比现成微处理器更好的性能。研究内容及其安排研究内容本文根据上述特点，对脉冲信号占空比测量采用了一种基于FPGA平台，采用硬件描述语言加上EDA软件进行设计。具体的研究内容为：查找相关文献，研究脉冲信号的根本特点及其测量过程的工作原理。对要进行的研究进行分析，采用模块化设计。包括时序控制分频倍频模块，数据分析处理模块。研究系统的重点放在测量系统的数据分析上。本文的安排本文总包括五章内容。第二章首先阐述了脉冲信号的根本知识以及在测量中所使用的计算方法。第三章主要介绍了FPGA以及硬件描述语言进行了详细的介绍。第四章介绍了本次设计的系统框图，并对整体系统的测量原理进行了分析。第五章介绍了各模块的详细设计方案。脉冲信号占空比的根本原理脉冲信号的特点脉冲信号是电信号通过方波传播的一种形式，通过上下电平传播，编码为00或是01，01是高电平，00是低电平。占空比的特点及应用占空比是指高电平在一个脉冲周期中所占的比例。脉冲信号占空比是衡量脉冲的一个指标。在现代汽车的控制中有着越来越多的应用，特别是在电控系统比方EGR系统，怠速控制系统，燃油蒸发控制系统等等。准确地说，占空比控制应该称为电控脉宽调制技术，通过电子控制装置对加在工作执行元件上一定频率的电压信号进行脉冲宽度的调制，对所控制的元件实现精确的连续的工作状态的控制。近几上海别克所采用的线性EGR系统实际上就是使用了这一技术，实现了EGR阀的线性开关功能。在此主要研究对脉冲信号占空比的测量。脉冲波形占空比的测量方法图2.3脉冲波形信号模型化表述曲线图主要有三种数字化测量方法，即直接脉宽测量法、幅值统计测量法和平均值测量法。对于脉冲波形而言，有许多重要的时域波形参数，如上升时间、下降时间、建立时间、幅度、过冲、预冲、振铃等，而占空比是其主要的根本波形参量。就物理实现而言，尚未有上升时间和下降时间为零的理想脉冲出现，因而人们通常涉及和讨论的脉冲波形就形状而言，用梯形波来描述和表示应该比矩形波更为接近实际一些。如图，设脉冲波形x(t)的周期为T，顶值为，底值为，那么其中值，均值。以波形与中值相交点做测量判据，其顶值所占时间和底值所占时间，；那么脉冲波形的占空比定义为平均值测量法在本次设计中我使用平均值测量法，设被测脉冲波形的上升〔下降〕时间为，从信号中值点开始截取一个完整信号周期，统计该周期内大于中值的点数和小于的采样点数那么脉冲波形x(t)的占空比为设上述方法获得的脉冲波形采样序列(i=1…，n)；从信号序列中截取恰好含有整数个信号波形周期的序列(i=0，1，…，N-1)；计算获得均值基于FPGA硬件描述语言在本章中首先介绍FPGA的根本知识，以及所要设计的芯片；和介绍了设计中需要应用的VHDL硬件语言，以方便阅读便，使下面的设计更加完善。数字集成系统根本概念数字系统单片化的具体表现是专用集成电路〔ASIC〕。ASIC在过去常用定制电路和半定制电路来分类。其中半定制芯片的功能主要是针对某一应用的。现代集成电路实现与设计主要由工艺集成和现场采集技术组成。现场可编程门阵列随着IC技术的不断成熟、器件规模和品种的不断增加，在越来越多的领域和产品中逐步成为复杂数字硬件电路设计的首选。工艺集成技术数字系统的工艺集成技术主要采用半导体掩膜工艺的方法来实现数字系统的单片物理结构。不同的设计方式与不同的加工工艺流程互为标准和制约。并制定合理的加工流程。这其中主要的加工工艺技术为CMOS工艺〔互补金属-氧化物半导体技术〕。而主要的电路设计那么可以分为门阵列设计、标准单元设计和全定制电路设计等等。现场采集技术现场采集技术，是指一个数字系统的单片化实现和设计可以在实验室现场进行。是指采用FPGA、CPLD为代表的可编程逻辑器件作为数字系统实现的目标载体而进行的数字系统的现场设计、现场仿真、现场实现技术，对于利用现场集成技术来实现数字系统的单片化主要因素是：现场集成的目标载体—现场可编程器件；现场集成的设计工具以及库资源；具体目标器件的不同编程方式。FPGA未来的开展方向以FPGA、CPLD为代表的现场可编程逻辑电路的主要开展方向：首先要提到的是将向着更高密度、更快速度、更宽频带的超大规模数百万门的方向开展。为了特殊功能的应用和方便用户设计，将向着嵌入标准或通用的功能模块方向开展。为了适应环保全球化潮流，向着低功耗、低压的绿色元件方向开展。同时，模拟可编程阵列、数模混合可编程阵列，动态可重构阵列器件等新概念的设计也正在涌现。归纳起来有以下几点：IP库的开展及应用。为了满足设计人员的要求，更方便快捷，也为了扩大市场，各大现场可编程逻辑器件厂商都在不断地扩充其知识产权(IP)库内核，这些内核库都有预先优化和定义的、保证正确和经过测试和验证的功能。设计人员可以使用这些IP库资源，更高效率更准确地完成复杂的片上系统的设计。典型的IP内核库有Altera公司提供的LogicCORE和AllianceCORE。数字系统现场集成的主要设计工具本次设计主要使用QuartusⅡ开发软件。QuartusⅡ是Altera公司推出的新一代FPGA/CPLD开发软件，适用于大规模复杂的逻辑电路设计。提供了从设计输入，到器件编程的全部功能。用于数字系统现场集成的EDA工具，主要包括设计输入(DesignEntry)，设计实现(DesignImplementation)，设计仿真工具(Designsimulalion)。在设计的过程中，根据设计的需要，基于可用的元件库和IP库资源，设计者可反复调用工具，交错进行电路的设计、实现和仿真。QuartusII作为一种可编程逻辑的设计环境,由于其强大的设计能力和直观易用的接口，越来越受到数字系统设计者的欢送。QuartusII设计软件是业界唯一提供FPGA和固定功能HardCopy器件统一设计流程的设计工具。工程师使用同样的低价位工具对StratixFPGA进行功能验证和原型设计，又可以设计HardCopyStratix器件用于批量成品。系统设计者现在能够用QuartusII软件评估HardCopyStratix器件的性能和功耗，相应地进行最大吞吐量设计。QuartusII可编程逻辑软件属于第四代PLD开发平台。该平台支持一个工作组环境下的设计要求，其中包括支持基于Internet的协作设计。Quartus平台与Cadence、ExemplarLogic、MentorGraphics、Synopsys和Synplicity等EDA供给商的开发工具相兼容。改良了软件的LogicLock模块设计功能，增添了FastFit编译选项，推进了网络编辑性能，而且提升了调试能力。QuartusⅡ是Altera公司提供的FPGA/CPLD集成开发软件，Altera是世界上最大的可编程逻辑器件供给商之一。QuartusⅡ在21世初推出，是Altera全一代FPGA/CPLD集成开发软件MAX+plusII的更新换代产品，其界面友好，使用便捷。在QuartusⅡ上可以完成设计输入、HDL综合、布新布局(适配)、仿真和选择以及硬件测试等流程，它提供了一种与结构无关的设计环境,使设计者能方便地进行设计输入、开始处理和器件编程。QuartusⅡ提供了完整的多平台设计环境，能满足各种特定设计的需求，也是单片机可编程系统(SoPC)设计的综合环境和SoPC开发的根本设计工具，并为AlteraDSP开发包进行系统模型设计提供了集成综合环境。QuartusⅡ设计完全支持VHDL、Verilog的设计流程，其内部嵌有VHDL、Verilog逻辑综合器。QuartusⅡ与可用利用第三方的综合工具(如LeonardoSpectrum、SynplifyPro、FPGAComplierII)，并能直接调用这些工具。同样QuartusⅡ具备仿真功能，同时支持第三方的仿真工具(如ModelSin)。此外，QuartusⅡ与MATLAB和DSPBuilder结合，可用进行基于FPAG的DSP系统开发，是DSP硬件系统实现的工具EDA工具。QuartusII包括模块化的编译器。编译器包含的功能模块有分析/综合器(Analysis&Synthesis)适配器(Fitter)装配器(Assembler)时序分析器(TimingAnalyzer)设计辅助(DesignAssistant)模块EDA网表生成器(EDANetlistWriter)和编译器数据库接口(ComplierDatabaseInterface)等。可用通过选择StartComplicetion了运行所有的编译器模块，也可以提供选择Start独立运行各个模块。还可以通过选择ComplierTool〔Tools菜单〕，在ComplierTool窗口中运行该模块来启动编辑器模块。在ComplierTool窗口中，可以翻开该模块的设置文件或报告文件，或翻开其它相关窗口。FPGA设计流程利用EDA技术进行电路设计的大局部工作是在EDA软件工作平台上进行的，EDA设计流程如下图。设计流程主要包括设计准备、设计输入、设计处理和器件编程4个步骤，以及相应的功能仿真、时序仿真和器件测试3个设计验证过程。设计准备设计准备设计输入原理图硬件描述语言波形图设计完成功能仿真设计处理优化、综合适配、分割布局、布线时序仿真器件编程器件测试图FPGA设计流程设计准备设计准备是设计者依据任务要求，确定系统所要完成的任务及复杂程度、本钱、期间资源的利用等所要做的准备工作，如进行系统设计、器件选取，和方案论证等。设计输入设计输入是将设计的电路或系统按照EDA开发软件要求的某种形式表现出来，并送入计算机的过程。设计输入有多种方式，包括采用硬件描述语言进行设计的文本输入方式、图形输入方式等。1.图形输入方式图形输入方式也称为原理图输入，这是一种最直接的设计输入方式。它使用软件系统提供的元器件库及各种符号和连线画出设计电路的原理图，形成图形输入文件。2.文本输入方式文本输入方式是采用硬件描述语言进行电路设计的方式。普通硬件描述语言有AHDL、CUPL等，他们支持逻辑方程、真值表、状态机等逻辑表达方式。硬件描述语言有普通硬件描述语言和行为描述语言，它们用文本方式描述设计和输入。行为描述语言是目前常用的高层硬件描述语言，运用VHDL或VerlogHDL硬件描述语言进行设计已是当前的趋势。可实现与工艺无关的编程与设计，可以使设计者在逻辑验证阶段就确立方案的可行性，系统设计。他们包括VHDL、VerlogHDL等，它们具有很强的逻辑描述和仿真功能，而且输入效率高，在不同的设计输入库之间转换也非常方便。设计处理设计处理是EDA设计中的核心环节。在设计处理阶段，编程软件对设计输入文件进行逻辑花间、综合和优化，并适当地用一片或多片期间自动地进行适配，最后产生编程用的编程文件。设计处理主要包括设计编译和检查、设计优化和综合、适配和分割、布局和布线、生成编程数据文件等过程。1.设计编译和检查设计输入完成后，立即进行编译。编译过程中，首先进行语法检验，如检查原理图的信号无漏接、信号有无双重来源、文本输入文件中关键词有无错误等各种语法错误，并及时标出错误的类型及位置共设计者修改。然后进行设计规那么检验，检查总的设计有无超出期间资源或规定的限制并将编译报告列出，指明违反规那么和潜在不可靠电路。2.设计优化和综合设计优化主要包括面积优化和速度优化。面积优化的结果使设计所使用的逻辑资源最少；时间优化的结果使得输入信号经历最短的路径到达输出，即传输延迟时间最短。综合的目的是使层次设计平面化，并将多个模块化设计文件合并为一个网表文件。3.适配和分割在适配和分割过程，确定优化以后的逻辑能否与下载目标期间CPLD或FPGA中的宏单元和I/O单元适配，然后将设计分割为多个便于适配的逻辑小块形式映射到期间相应的宏单元中。整个设计如果能装入一品器件中最好，如果不能也可以放在同一系列的多片器件内。分割工作可以局部由用户控制，也可以全部自动实现，还可以全部由用户控制。分割时应使用于期间之间通信的引脚数目和所需期间数目尽可能少。4.布线和布局布局和布线工作是由软件自动完成的在设计检验通过以后，他能以最优的方式对逻辑单元布局，并准确地实现元件间的布线互联。布局和布线完成后，软件可以自动生成布线方案。并提供设计中各个局部的相关参数。5.生成编程数据文件设计处理的最后一步是产生可供器件编程使用的数据文件。对FPGA来说是生成位流数据文件(Bit-streamGeneration，建成BG文件)。设计校验设计校验过程包括功能仿真和时序仿真，这两项工作是是在设计处理过程中同时进行的。功能仿真是在设计输入完成之后，选择具体期间进行编译之前进行的逻辑功能验证，因此又称为前仿真。此时的仿真没有掩饰信息或者只有由系统添加的微小标准延时，这对于初步的功能检测非常方便。仿真前，要先利用波形编辑器或硬件描述语言等建立波形文件或测试向量，仿真结果将会生成报告文件和输出信号波形，从中便可以观察到各个节点的信号变化。时许仿真是在选择了具体器件并完成布局、布线之后进行的时序关系仿真，因此又称为后仿真或延时仿真。由于不同器件内部延时不一样，不同的布局、布线方案也会给延时造成不同的影响，因此在设计处理以后，对系统和各模块进行时序仿真，分析其时序关系，估计设计的性能及检查和消除竞争冒险等，是非常有必要的。器件编程器件编程是指将设计处理中产生的编程数据文件通过软件放到具体的可编程逻辑器件中去。对FPGA来说，是将位流数据BG文件配置到FPGA中去。器件编程需要满足一定的条件，如编程电压、编程时序和编程算法等。普通的CPLD器件和一次性编程的FPGA需要专用的编程器来完成器件的编程工作。基于SRAM的FPGA可以由EPROM或其他存储体进行配置。在系统可编程器件(ISP-PLD)那么不需要专门的编程器，只要一根与计算机互联的下载编程电缆就可以了。器件测试和设计验证在完成器件编程之后，可以用编译时产生的文件对器件进行检验、加密，或采用边界扫描测试技术进行功能测试，测试成功后设计工作才算告一段落。设计验证可以在EDA硬件开发平台上进行。EDA硬件开发平台的核心部件是一片可编程逻辑器件、FPGA或CPLD，再附加一些输入输出设备，如键盘，数码显示，指示灯，喇叭等。还提供时序电路需要的脉冲源。将设计电路编程下载到FPGA或CPLD中后，根据EDA硬件开发平台的操作模式要求，进行相应的输入操作，然后检查输出结果，验证设计电路。硬件描述语言设计方法VHDL的由来VHDL是VeryhighspeedintegratedcircuitHardwareDescriptionLanguage的缩写，意思是非常高速集成电路的硬件描述语言。这是一项诞生于美国国防部所支持的研究方案，目的是为了把电子电路的设计意义以文字或文件的方式保存下来，以便其他人能轻而易举的了解电路的设计意义。1987年成为IEEE标准，1988年美国国防部规定所有官方的ASIC设计都必须以VHDL为设计描述语言，所以VHDL逐渐成为工业界的标准。由于半导体制造技术的快速开展，VHDL所能提供高阶电路描述语言的方式，让复杂的电路可以通过VHDL编辑器的电路合成方式，轻易且快速地到达设计的规格。VHDL能使用各种不同阶段的设计工程师的需求。从ASIC的设计到PCB系统的设计，VHDL电路面熟语言都能派上用场，所以VHDL电路设计毫无疑问成为硬件设计工程师的必备工具。采用硬件描述语言的设计流程(1)自顶向下(top-down)设计的根本概念利用层次化、结构化的设计方法，一个完整的设计任务首先是由设计师划分为假设干个可操作的模块，编制出相应的模型；在通过仿真验证后，然后把模块分给下一层的设计者。这就允许多个设计者同时设计一个硬件系统中的不同模块，其中每个设计者都有负责自己所承担的局部，而由上一层设计师对其下层设计者完成的设计用行为级上层模块对其设计进行验证。为了提高设计质量，一局部模块可以通过商业渠道得到，这样可以节省开发时间和经费。图3.4为自顶向下设计思想的示意图。模块A1系统级设计模块A模块B模块C模块A1系统级设计模块A模块B模块C模块A2模块B1模块B2模块C1模块C2自顶向下设计是从系统级开始，把系统划分为根本单元，新产品的开发总是系统设计入手，先进行方案的总体论证、功能描述、任务以及指标的分配。(2)层次管理的根本概念复杂数字逻辑电路和系统的层次化、结构化设计隐含着对系统设计方案的逐次分解。在设计过程中的任意一个层次，至少得有一种形式来描述硬件。硬件描述通常称为行为建模。在集成电路设计的每一层次，硬件可以分为一些模块。该层次的硬件结构由这些模块互相描述。这些模块称为该层次的根本单元，而该层次的根本单元又有下一层次的根本单元互连而成。(3)具体模块的设计编译和仿真过程在不同的层次做具体模块的设计所用的方法也有所不同。在高层次上往往编写一些行为级的模块通过仿真加以验证，其主要的目的是系统性能的总体考虑和各模块的指标分配，并非具体电路的实现，因此综合以上的步骤往往不需要进行；而当设计接近底层时，行为描述往往要用电路逻辑来描述实现。此时模块不但需要通过仿真加以验证，而且还要通过进行综合、优化和后仿真。总之，具体电路是从底向上逐步实现的。图3.5简要的说明了模块的编译和测试过程。HDL设计文件电路图设计文件电路功能仿真HDL功能仿真HDL设计文件没问题优化、布局布线HDL设计文件电路图设计文件电路功能仿真HDL功能仿真HDL设计文件没问题优化、布局布线门级仿真有问题确定实现电路的具体库明，指定综合生成的网络类型与物理器件相关的布局布线，约束等工艺技术文件电路制造工艺文件或FPGA码流文件从图3.5中可以发现，模块设计流程主要有两大功能局部组成。设计开发：编写设计文件综合到布局布投片生产等系列步骤。设计验证：进行各种仿真的一系列步骤。如果仿真中遇到问题，就返回设计输入进行仿真。对应具体工艺器件的优化、映像和布局布线由于各种ASIC和FPGA器件的工艺各不相同，因此当用不同厂家的不同器件来实现已验证的逻辑网表(EDIF文件)时，就需要不同的根本单元库与布线延迟模型与之对应，才可以进行准确的优化、映像以及布局布线。测量器的系统设计方案信号输入数字逻辑电平转换显示运算分析数字电源整体系统测量原理信号输入数字逻辑电平转换显示运算分析数字电源整体设计框图：图待测信号频率与占空比测量的电路原理示意图任意输入的外部信号一定要转换为数字逻辑点评的脉冲信号，以便处理器对它的频率、占空比进行测量。这个转换过程的实现是：首先对待测信号进行反相，然后将反相前后的信号作为门控信号，分别控制两个计数器对精密的标准脉冲信号进行计数。两个计数器的技术结果即为待测信号的高、低电平间期，二者之和即为待测信号的周期，而高电平间期与周期的比值即为待测信号的占空比。图脉冲式待测信号频率、占空比测量原理示意图对转换为数字逻辑电平脉冲信号待测信号的上下电平间期的测量，在本次设计中我拟使用AT89C52进行。AT89C52是ATMEL公司生产的片上具有8KbytesEEPROM、两个可编程为门控的十六位计数器、指令系统与Intel公司的MCS-51系列单片机全兼容的微处理器。本次量电路中，它的T0、T1脚均输入精密的标准脉冲信号作为它的两个内部计数器的计数时钟，反相前后的脉冲式待测信号作为门控信号，分别输入到INT0、INT1脚，在系统初始化时，将AT89C52的计数器0和计数器1初始化为门控方式的16位计数器。测量待测信号时，在信号的高电平时期，INT0脚为高电平，它允许AT89C52的计数器0计数。当信号高电平结束时，计数器0停止计数，同时信号的下降沿触发AT89C52产生INT0中断；在中断效劳程序中，读取计数器0的计数结果，作为待测信号的高电平间期，同时复位计数器0，以备下一个信号周期到来时再次测量待测信号的高电平间期；同理，在信号的低电平时期，INT1脚为高电平，它允许AT89C52的计数器1计数，当信号低电平结束时，计数器1停止计数，同时信号的上升沿〔在INT1脚上为下降沿〕触发AT89C52产生INT1中断；在中断效劳程序中，读取计数器1的计数结果作为待测信号的低电平间期，同时复位计数器1，以备下一个信号周期到来时再次测量待测信号的低电平间期；测得信号的上下电平间期之和经简单运算，便可得到待测信号的频率，显然，测得信号的高电平间期与信号的上下电平间期之和的比值，即为待测信号的占空比。模块设计系统设计原理图图5.1系统设计原理图设计的功能要求实现对脉冲信号占空比的测量。本次设计主要是基于FPGA平台，基于电子技术的脉冲信号的测量电路。该电路采用根本数字电路组合，以数字显示形式直接给出脉冲信号的占空比。通过QuartusⅡ仿真测量电路能够按照预先设计的方案对脉冲信号占空比进行有效的测量。模块设计倍频分频模块在数字逻辑电路设计中，分频器是一种根本电路，通常用来对某个给定频率进行分频，得到所需的频率。根据不同设计的需要，会需要偶数分频、奇数分频等，有时会要求等占空比，有时要求非等占空比。对于偶数分频及等占空比的分频及非等占空比的奇数分频，实现较为简单。但对于等占空比的技术分频实现较为困难。N分频器正常是利用N计数器来实现的，也可以采用周期插入的方法，为了获得50%的占空比，奇数分频时需要预先对时钟脉冲进行倍频，也可以采用双边沿触发器构成的双边沿计数器实现。本文采用MegaWizardPlug-InManager，QuartusⅡ自带的元件生成系统，选取ALTCLKLOCK模块进行编译。图.1倍频分频模块预设输入的晶振频率为50MHz，设c0为测量脉冲，8倍频，即频率为400MHz占空比为50%的标准方波。c1为时钟脉冲1/10分频，频率为5MHz占空比为50%的标准方波。测试波形如图：图.2倍频分频仿真波形信号处理模块使用一个单一与门进行脉冲处理。图.1待测波形预设参数预设待测脉冲为脉冲周期150ns，占空比为70%的脉冲信号，处理结果如图：图.2待测波形处理后计数仿真对信号的初步处理原理图如下：图.3信号处理模块原理图同上设置接入时钟为20ns，待测波形为周期150ns，占空比70%。仿真波形如下：图.4信号初步处理仿真波形结果运算模块1)计数模块由一个控制器，一个十六位计数器和一个锁存器组成。对其进行仿真，参数设置同上，这里只对一个计数器进行仿真输出，如图：图.1技术模块原理图图.2计数模块仿真波形计数模块是本系统的核心模块，在计数模块开始工作之前，首先检测输入复位信号是否有效为高电平，如果有效，那么将模块内变量复位，同时输出复位信号。反之检测预置门控信号是否有效，如果信号满足，是高电平，那么要检测北侧信号的上升沿是否到来，如果上升沿到，那么同时启动技术模块内的两个计数器，对两组被测信号同时开始计数；直到预置门控信号的下降沿到来将两个计数器停止。计数模块主要是用内部的两个计数器在预置门空时间内对被测信号进行技术而完成频率测量工作。测量完成后向下一个模块输出计数结果，完成数据运算、处理。1.1〕其中控制器TESTCTL的代码为：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYTESTCTLISPORT(CLKK:INSTD_LOGIC;CNT_EN,RST_CNT,LOAD:OUTSTD_LOGIC);ENDTESTCTL;ARCHITECTUREoneOFTESTCTLISSIGNALDIV2CLK:STD_LOGIC;BEGINPROCESS(CLKK)BEGINIFCLKK'EVENTANDCLKK='1'THENDIV2CLK<=NOTDIV2CLK;ENDIF;ENDPROCESS;PROCESS(CLKK,DIV2CLK)BEGINIFCLKK='0'ANDDIV2CLK='0'THENRST_CNT<='1';ELSERST_CNT<='0';ENDIF;ENDPROCESS;LOAD<=NOTDIV2CLK;CNT_EN<=DIV2CLK;ENDone;TESTCTL的逻辑功能为每一个时钟周期即200ns产生一个周期信号对计数器和锁存器进行同步控制。设计频率极的关键是设计一个测频率控制信号发生器，产生测量频率的控制时序。控制时钟信号clk取为5MHz，作为计数闸门信号。当test-en为高电平时，允许计数；当test-en由高电平变为低电平〔下降沿到来〕时，应产生一个锁存信号，将计数值保存起来；锁存数据后，还要在下次test-en上升沿到来之前产生零信号clear，将计数器清零，为下次计数作准备。1.2〕锁存器代码为：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYREGISPORT(LOAD:INSTD_LOGIC;DIN:INSTD_LOGIC_VECTOR(15DOWNTO0);DOUT:OUTSTD_LOGIC_VECTOR(15DOWNTO0));ENDREG;ARCHITECTUREtwoOFREGISBEGINPROCESS(LOAD,DIN)BEGINIFLOAD'EVENTANDLOAD='1'THENDOUT<=DIN;ENDIF;ENDPROCESS;endtwo;其逻辑功能：当test-en下降沿到来时，将计数器的计数值锁存，这样可由外部的七段译码器译码并在数码管显示。设置锁存器的好处是显示的数据稳定，不会由于周期性的清零信号而不断闪烁。锁存器的位数应跟计数器完全一样。1.3〕计数器由MegaWizardPlug-InManager生成图.3计数器模块设置clock接入，clk_en始终控制，q十六位二进制输出，cout进位输出，aclr计数器清零控制。计数器为十六位加法计数器。计数器以待测信号作为时钟,清零信号aclr到来时,异步清零，clk_en为高电平时开始计数。2〕加法和除法模块图.4加法器和除法器原理图加法器是数字系统中的根本逻辑器件。宽位加法器的设计是很消耗资源的，因此在实际的设计和相关系统的开发中需要注意资源的利用率和进位速度等两方面的问题。多位加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。加法器将正常待测信号高电平计数和反相待测信号高电平相加，即为待测信号的满周期计数值。除法器将正常信号的高电平技术除以满周期计数值即为待测信号的占空比值。2.1〕加法器由MegaWizardPlug-InManager生成，采用LPM_ADD_SUB模块。图.5加法器模块双十六位二进制输入，十六位二进制输出。2.2〕除法器由MegaWizardPlug-InManager生成，采用LPM_DIVDE模块。图.6除法器模块双十六位二进制输入，十六位二进制结果和余数输出，但在此器件中暂不适用余数输出。3〕精确和显示模块平均值模块对占空比的输出进行32次累加后取平均值以到达精确结果的目的。结果以十六位二进制输出给显示模块。显示模块最终将二进制以十进制形式显示在8段数码管上。显示方式为静态显示，静态显示方式显示亮度高，而且显示状态稳定。图.7平均值和显示模块原理图3.1〕平均值模块使用verlog语言编译，代码为：moduleaverage(ai,clk,he); input[15:0]ai; inputclk; output[15:0]he; reg[15:0]he; parameterNS=32; initial begin:sum integeri; he=0; for(i=0;i<NS;i=i+1) begin he=he+ai; @(posedgeclk); end end endmodule3.2〕显示模块代码：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entitydisplayisport(clk:instd_logic;acc:instd_logic_vector(15downto0);c_display:instd_logic_vector(1downto0);dbout:outstd_logic_vector(3downto