半导体制造工艺流程

关于半导体制造工艺流程第1页，共97页，2023年，2月20日，星期三半导体相关知识本征材料：纯硅9-10个9250000Ω.cmN型硅：掺入V族元素--磷P、砷As、锑SbP型硅：掺入III族元素—镓Ga、硼BPN结：NP------+++++第2页，共97页，2023年，2月20日，星期三半

导体元件制造过程可分为

前段（FrontEnd）制程晶圆处理制程（WaferFabrication；简称

WaferFab）、晶圆针测制程（WaferProbe）；後段（BackEnd）

构装（Packaging）、测试制程（InitialTestandFinalTest）第3页，共97页，2023年，2月20日，星期三一、晶圆处理制程

晶圆处理制程之主要工作为在矽晶圆上制作电路与电子元件（如电晶体、电容体、逻辑闸等），为上述各制程中所需技术最复杂且资金投入最多的过程

，以微处理器（Microprocessor）为例，其所需处理步骤可达数百道，而其所需加工机台先进且昂贵，动辄数千万一台，其所需制造环境为为一温度、湿度与

含尘（Particle）均需控制的无尘室（Clean-Room），虽然详细的处理程序是随著产品种类与所使用的技术有关；不过其基本处理步骤通常是晶圆先经过适

当的清洗（Cleaning）之後，接著进行氧化（Oxidation）及沈积，最後进行微影、蚀刻及离子植入等反覆步骤，以完成晶圆上电路的加工与制作。第4页，共97页，2023年，2月20日，星期三二、晶圆针测制程

经过WaferFab之制程後，晶圆上即形成一格格的小格

，我们称之为晶方或是晶粒（Die），在一般情形下，同一片晶圆上皆制作相同的晶片，但是也有可能在同一片晶圆

上制作不同规格的产品；这些晶圆必须通过晶片允收测试，晶粒将会一一经过针测（Probe）仪器以测试其电气特性，

而不合格的的晶粒将会被标上记号（InkDot），此程序即

称之为晶圆针测制程（WaferProbe）。然後晶圆将依晶粒

为单位分割成一粒粒独立的晶粒

第5页，共97页，2023年，2月20日，星期三三、IC构装制程

IC構裝製程（Packaging）：利用塑膠或陶瓷包裝晶粒與配線以成積體電路目的：是為了製造出所生產的電路的保護層，避免電路受到機械性刮傷或是高溫破壞。第6页，共97页，2023年，2月20日，星期三半导体制造工艺分类PMOS型双极型MOS型CMOS型NMOS型BiMOS饱和型非饱和型TTLI2LECL/CML第7页，共97页，2023年，2月20日，星期三半导体制造工艺分类一双极型IC的基本制造工艺：A在元器件间要做电隔离区（PN结隔离、全介质隔离及PN结介质混合隔离）

ECL（不掺金）（非饱和型）、TTL/DTL（饱和型）、STTL（饱和型）B在元器件间自然隔离

I2L（饱和型）第8页，共97页，2023年，2月20日，星期三半导体制造工艺分类二MOSIC的基本制造工艺：根据栅工艺分类A铝栅工艺B硅栅工艺其他分类1、（根据沟道）PMOS、NMOS、CMOS2、（根据负载元件）E/R、E/E、E/D第9页，共97页，2023年，2月20日，星期三半导体制造工艺分类三Bi-CMOS工艺：

A以CMOS工艺为基础

P阱N阱

B以双极型工艺为基础第10页，共97页，2023年，2月20日，星期三双极型集成电路和MOS集成电路优缺点双极型集成电路中等速度、驱动能力强、模拟精度高、功耗比较大CMOS集成电路低的静态功耗、宽的电源电压范围、宽的输出电压幅度（无阈值损失），具有高速度、高密度潜力；可与TTL电路兼容。电流驱动能力低第11页，共97页，2023年，2月20日，星期三半导体制造环境要求主要污染源：微尘颗粒、中金属离子、有机物残留物和钠离子等轻金属例子。超净间：洁净等级主要由微尘颗粒数/m30.1um0.2um0.3um0.5um5.0umI级357.531NA10级350753010NA100级NA750300100NA1000级NANANA10007第12页，共97页，2023年，2月20日，星期三半

导体元件制造过程前段（FrontEnd）制程---前工序晶圆处理制程（WaferFabrication；简称

WaferFab）第13页，共97页，2023年，2月20日，星期三典型的PN结隔离的掺金TTL电路工艺流程一次氧化衬底制备隐埋层扩散外延淀积热氧化隔离光刻隔离扩散再氧化基区扩散再分布及氧化发射区光刻背面掺金发射区扩散反刻铝接触孔光刻铝淀积隐埋层光刻基区光刻再分布及氧化铝合金淀积钝化层中测压焊块光刻第14页，共97页，2023年，2月20日，星期三横向晶体管刨面图CBENPPNPP+P+PP第15页，共97页，2023年，2月20日，星期三纵向晶体管刨面图CBENPCBENPN+p+NPNPNP第16页，共97页，2023年，2月20日，星期三NPN晶体管刨面图ALSiO2BPP+P-SUBN+ECN+-BLN-epiP+第17页，共97页，2023年，2月20日，星期三1.衬底选择P型Siρ10Ω.cm111晶向,偏离2O~5O晶圆（晶片）

晶圆（晶片）的生产由砂即（二氧化硅）开始，经由电弧炉的提炼还原成

冶炼级的硅，再经由盐酸氯化，产生三氯化硅，经蒸馏纯化后，透过慢速分

解过程，制成棒状或粒状的「多晶硅」。一般晶圆制造厂，将多晶硅融解

后，再利用硅晶种慢慢拉出单晶硅晶棒。一支85公分长，重76.6公斤的

8寸

硅晶棒，约需

2天半时间长成。经研磨、抛光、切片后，即成半导体之原料

晶圆片第18页，共97页，2023年，2月20日，星期三第一次光刻—N+埋层扩散孔1。减小集电极串联电阻2。减小寄生PNP管的影响SiO2P-SUBN+-BL要求：1。杂质固浓度大2。高温时在Si中的扩散系数小，以减小上推3。与衬底晶格匹配好，以减小应力涂胶—烘烤---掩膜（曝光）---显影---坚膜—蚀刻—清洗—去膜--清洗—N+扩散(P)第19页，共97页，2023年，2月20日，星期三外延层淀积1。VPE（Vaporousphaseepitaxy)气相外延生长硅SiCl4+H2→Si+HCl2。氧化Tepi>Xjc+Xmc+TBL-up+tepi-oxSiO2N+-BLP-SUBN-epiN+-BL第20页，共97页，2023年，2月20日，星期三第二次光刻—P+隔离扩散孔在衬底上形成孤立的外延层岛,实现元件的隔离.SiO2N+-BLP-SUBN-epiN+-BLN-epiP+P+P+涂胶—烘烤---掩膜（曝光）---显影---坚膜—蚀刻—清洗—去膜--清洗—P+扩散(B)第21页，共97页，2023年，2月20日，星期三第三次光刻—P型基区扩散孔决定NPN管的基区扩散位置范围SiO2N+-BLP-SUBN-epiN+-BLP+P+P+PP去SiO2—氧化--涂胶—烘烤---掩膜（曝光）---显影---坚膜—蚀刻—清洗—去膜—清洗—基区扩散(B)第22页，共97页，2023年，2月20日，星期三第四次光刻—N+发射区扩散孔集电极和N型电阻的接触孔,以及外延层的反偏孔。Al—N-Si欧姆接触：ND≥1019cm-3，

SiO2N+-BLP-SUBN-epiN+-BLP+P+P+PPN+去SiO2—氧化--涂胶—烘烤---掩膜（曝光）---显影---坚膜—蚀刻—清洗—去膜—清洗—扩散第23页，共97页，2023年，2月20日，星期三第五次光刻—引线接触孔

SiO2N+N+-BLP-SUBN-epiN+-BLP+P+P+PPN-epi去SiO2—氧化--涂胶—烘烤---掩膜（曝光）---显影---坚膜—蚀刻—清洗—去膜—清洗第24页，共97页，2023年，2月20日，星期三第六次光刻—金属化内连线：反刻铝

SiO2ALN+N+-BLP-SUBN-epiN+-BLP+P+P+PPN-epi去SiO2—氧化--涂胶—烘烤---掩膜（曝光）---显影---坚膜—蚀刻—清洗—去膜—清洗—蒸铝第25页，共97页，2023年，2月20日，星期三CMOS工艺集成电路第26页，共97页，2023年，2月20日，星期三CMOS集成电路工艺

--以P阱硅栅CMOS为例1。光刻I---阱区光刻，刻出阱区注入孔N-SiN-SiSiO2第27页，共97页，2023年，2月20日，星期三CMOS集成电路工艺

--以P阱硅栅CMOS为例2。阱区注入及推进，形成阱区N-SiP-第28页，共97页，2023年，2月20日，星期三CMOS集成电路工艺

--以P阱硅栅CMOS为例3。去除SiO2，长薄氧，长Si3N4N-SiP-Si3N4第29页，共97页，2023年，2月20日，星期三CMOS集成电路工艺

--以P阱硅栅CMOS为例4。光II---有源区光刻N-SiP-Si3N4第30页，共97页，2023年，2月20日，星期三CMOS集成电路工艺

--以P阱硅栅CMOS为例5。光III---N管场区光刻，N管场区注入，以提高场开启，减少闩锁效应及改善阱的接触。光刻胶N-SiP-B+第31页，共97页，2023年，2月20日，星期三CMOS集成电路工艺

--以P阱硅栅CMOS为例6。光III---N管场区光刻，刻出N管场区注入孔；N管场区注入。N-SiP-第32页，共97页，2023年，2月20日，星期三CMOS集成电路工艺

--以P阱硅栅CMOS为例7。光Ⅳ---p管场区光刻，p管场区注入，调节PMOS管的开启电压，生长多晶硅。N-SiP-B+第33页，共97页，2023年，2月20日，星期三CMOS集成电路工艺

--以P阱硅栅CMOS为例8。光Ⅴ---多晶硅光刻，形成多晶硅栅及多晶硅电阻多晶硅N-SiP-第34页，共97页，2023年，2月20日，星期三CMOS集成电路工艺

--以P阱硅栅CMOS为例9。光ⅤI---P+区光刻，P+区注入。形成PMOS管的源、漏区及P+保护环。N-SiP-B+第35页，共97页，2023年，2月20日，星期三CMOS集成电路工艺

--以P阱硅栅CMOS为例10。光Ⅶ---N管场区光刻，N管场区注入，形成NMOS的源、漏区及N+保护环。光刻胶N-SiP-As第36页，共97页，2023年，2月20日，星期三CMOS集成电路工艺

--以P阱硅栅CMOS为例11。长PSG（磷硅玻璃）。PSGN-SiP+P-P+N+N+第37页，共97页，2023年，2月20日，星期三CMOS集成电路工艺

--以P阱硅栅CMOS为例12。光刻Ⅷ---引线孔光刻。PSGN-SiP+P-P+N+N+第38页，共97页，2023年，2月20日，星期三CMOS集成电路工艺

--以P阱硅栅CMOS为例13。光刻Ⅸ---引线孔光刻（反刻AL）。PSGN-SiP+P-P+N+N+VDDINOUTPNSDDS第39页，共97页，2023年，2月20日，星期三集成电路中电阻1ALSiO2R+PP+P-SUBN+R-VCCN+-BLN-epiP+基区扩散电阻第40页，共97页，2023年，2月20日，星期三集成电路中电阻2SiO2RN+P+P-SUBRN+-BLN-epiP+发射区扩散电阻第41页，共97页，2023年，2月20日，星期三集成电路中电阻3基区沟道电阻SiO2RN+P+P-SUBRN+-BLN-epiP+P第42页，共97页，2023年，2月20日，星期三集成电路中电阻4外延层电阻SiO2RP+P-SUBRN-epiP+PN+第43页，共97页，2023年，2月20日，星期三集成电路中电阻5MOS中多晶硅电阻SiO2Si多晶硅氧化层其它：MOS管电阻第44页，共97页，2023年，2月20日，星期三集成电路中电容1SiO2A-P+P-SUBB+N+-BLN+EP+NP+-IA-B+Cjs发射区扩散层—隔离层—隐埋层扩散层PN电容第45页，共97页，2023年，2月20日，星期三集成电路中电容2MOS电容AlSiO2ALP+P-SUBN-epiP+N+N+第46页，共97页，2023年，2月20日，星期三主要制程介绍第47页，共97页，2023年，2月20日，星期三矽晶圓材料（Wafer）

圓晶是制作矽半導體IC所用之矽晶片，狀似圓形，故稱晶圓。材料是「矽」，

IC（IntegratedCircuit）厂用的矽晶片即為矽晶體，因為整片的矽晶片是單一完整的晶體，故又稱為單晶體。但在整體固態晶體內，眾多小晶體的方向不相，則為复晶體（或多晶體）。生成單晶體或多晶體与晶體生長時的溫度，速率与雜質都有關系。

第48页，共97页，2023年，2月20日，星期三一般清洗技术工艺清洁源容器清洁效果剥离光刻胶氧等离子体平板反应器刻蚀胶去聚合物H2SO4:H2O=6:1溶液槽除去有机物去自然氧化层HF:H2O<1:50溶液槽产生无氧表面旋转甩干氮气甩干机无任何残留物RCA1#(碱性)NH4OH:H2O2:H2O=1:1:1.5溶液槽除去表面颗粒RCA2#(酸性)HCl:H2O2:H2O=1:1:5溶液槽除去重金属粒子DI清洗去离子水溶液槽除去清洗溶剂第49页，共97页，2023年，2月20日，星期三光学显影

光学显影是在感光胶上经过曝光和显影的程序，把光罩上的图形转换到感光胶下面的薄膜层或硅晶上。光学显影主要包含了感光胶涂布、烘烤、光罩对准、曝光和显影等程序。关键技术参数:最小可分辨图形尺寸Lmin(nm)

聚焦深度DOF曝光方式:紫外线、X射线、电子束、极紫外第50页，共97页，2023年，2月20日，星期三蝕刻技術（EtchingTechnology）蝕刻技術（EtchingTechnology）是將材料使用化學反應物理撞擊作用而移除的技術。可以分為:濕蝕刻（wetetching）:濕蝕刻所使用的是化學溶液，在經過化學反應之後達到蝕刻的目的.乾蝕刻（dryetching）:乾蝕刻則是利用一种電漿蝕刻（plasmaetching）。電漿蝕刻中蝕刻的作用，可能是電漿中离子撞擊晶片表面所產生的物理作用，或者是電漿中活性自由基（Radical）与晶片表面原子間的化學反應，甚至也可能是以上兩者的复合作用。现在主要应用技术:等离子体刻蚀第51页，共97页，2023年，2月20日，星期三常见湿法蚀

刻

技

术

腐蚀液被腐蚀物H3PO4(85%):HNO3(65%):CH3COOH(100%):H2O:NH4F(40%）=76：3：15：5：0.01AlNH4(40%):HF(40%)=7:1SiO2,PSGH3PO4(85%)Si3N4HF(49%):HNO3(65%):CH3COOH(100%)=2:15:5SiKOH(3%~50%)各向异向SiNH4OH:H2O2(30%):H2O=1:1:5HF(49%):H2O=1:100Ti,CoHF(49%):NH4F(40%)=1:10TiSi2第52页，共97页，2023年，2月20日，星期三CVD化學气相沉積是利用热能、电浆放电或紫外光照射等化学反应的方式，在反应器内将反应物（通常为气体）生成固态的生成物，并在晶片表面沉积形成稳定固态薄膜（film）的一种沉积技术。CVD技术是半导体IC制程中运用极为广泛的薄膜形成方法，如介电材料（dielectrics）、导体或半导体等薄膜材料几乎都能用CVD技术完成。

第53页，共97页，2023年，2月20日，星期三化學气相沉積CVD气体气体第54页，共97页，2023年，2月20日，星期三化学气相沉积技术常用的CVD技術有：(1)「常壓化學气相沈積（APCVD）」；(2)「低壓化學气相沈積（LPCVD）」；(3)「電漿輔助化學气相沈積（PECVD）」较为常见的CVD薄膜包括有：

■

二气化硅（通常直接称为氧化层）

■

氮化硅

■

多晶硅

■

耐火金属与这类金属之其硅化物

第55页，共97页，2023年，2月20日，星期三物理气相沈積（PVD）主要是一种物理制程而非化学制程。此技术一般使用氩等钝气，藉由在高真空中将氩离子加速以撞击溅镀靶材后，可将靶材原子一个个溅击出来，并使被溅击出来的材质（通常为铝、钛或其合金）如雪片般沉积在晶圆表面。PVD以真空、測射、离子化或离子束等方法使純金屬揮發，与碳化氫、氮气等气體作用，加熱至400～600℃（約1～3小時）後，蒸鍍碳化物、氮化物、氧化物及硼化物等1～10μm厚之微細粒狀薄膜，

PVD可分為三种技術：(1)蒸鍍（Evaporation）；(2)分子束磊晶成長（MolecularBeamEpitaxy；MBE）；(3)濺鍍（Sputter）

第56页，共97页，2023年，2月20日，星期三解

离

金

属

电

浆（淘气鬼）物

理

气

相

沉

积

技

术解离金属电浆是最近发展出来的物理气相沉积技术，它是在目标区与晶圆之间，利用电浆，针对从目标区溅击出来的金属原子，在其到达晶圆之前，加以离子化。离子化这些金属原子的目的是，让这些原子带有电价，进而使其行进方向受到控制，让这些原子得以垂直的方向往晶圆行进，就像电浆蚀刻及化学气相沉积制程。这样做可以让这些金属原子针对极窄、极深的结构进行沟填，以形成极均匀的表层，尤其是在最底层的部份。

第57页，共97页，2023年，2月20日，星期三离子植入（IonImplant）离子植入技术可将掺质以离子型态植入半导体组件的特定区域上，以获得精确的电子特性。这些离子必须先被加速至具有足够能量与速度，以穿透（植入）薄膜，到达预定的植入深度。离子植入制程可对植入区内的掺质浓度加以精密控制。基本上，此掺质浓度（剂量）系由离子束电流（离子束内之总离子数）与扫瞄率（晶圆通过离子束之次数）来控制，而离子植入之深度则由离子束能量之大小来决定。

第58页，共97页，2023年，2月20日，星期三化

学

机

械

研

磨

技

术

化学机械研磨技术（化学机器磨光，

CMP）兼具有研磨性物质的机械式研磨与酸碱溶液的化学式研磨两种作用，可以使晶圆表面达到全面性的平坦化，以利后续薄膜沉积之进行。

在CMP制程的硬设备中，研磨头被用来将晶圆压在研磨垫上并带动晶圆旋转，至于研磨垫则以相反的方向旋转。在进行研磨时，由研磨颗粒所构成的研浆会被置于晶圆与研磨垫间。影响CMP制程的变量包括有：研磨头所施的压力与晶圆的平坦度、晶圆与研磨垫的旋转速度、研浆与研磨颗粒的化学成份、温度、以及研磨垫的材质与磨损性等等。

第59页，共97页，2023年，2月20日，星期三制

程

监

控量测芯片内次微米电路之微距，以确保制程之正确性。一般而言，只有在微影图案（照相平版印刷的patterning）与后续之蚀刻制程执行后，才会进行微距的量测。

第60页，共97页，2023年，2月20日，星期三光罩检测（Retical检查）

光罩是高精密度的石英平板，是用来制作晶圆上电子电路图像，以利集成电路的制作。光罩必须是完美无缺，才能呈现完整的电路图像，否则不完整的图像会被复制到晶圆上。光罩检测机台则是结合影像扫描技术与先进的影像处理技术，捕捉图像上的缺失。

当晶圆从一个制程往下个制程进行时，图案晶圆检测系统可用来检测出晶圆上是否有瑕疵包括有微尘粒子、断线、短路、以及其它各式各样的问题。此外，对已印有电路图案的图案晶圆成品而言，则需要进行深次微米范围之瑕疵检测。

一般来说，图案晶圆检测系统系以白光或雷射光来照射晶圆表面。再由一或多组侦测器接收自晶圆表面绕射出来的光线，并将该影像交由高功能软件进行底层图案消除，以辨识并发现瑕疵。

第61页，共97页，2023年，2月20日，星期三铜制程技术在传统铝金属导线无法突破瓶颈之情况下，经过多年的研究发展，铜导线已经开始成为半导体材料的主流，由于铜的电阻值比铝还小，因此可在较小的面积上承载较大的电流，让厂商得以生产速度更快、电路更密集，且效能可提升约30-40％的芯片。亦由于铜的抗电子迁移（电版移民）能力比铝好，因此可减轻其电移作用，提高芯片的可靠度。在半导体制程设备供货商中，只有应用材料公司能提供完整的铜制程全方位解决方案与技术，包括薄膜沉积、蚀刻、电化学电镀及化学机械研磨等。

第62页，共97页，2023年，2月20日，星期三半导体制造过程後段（BackEnd）

---后工序构装（Packaging）：IC構裝依使用材料可分為陶瓷（ceramic）及塑膠（plastic）兩種，而目前商業應用上則以塑膠構裝為主。以塑膠構裝中打線接合為例，其步驟依序為晶片切割（diesaw）、黏晶（diemount/diebond）、銲線（wirebond）、封膠（mold）、剪切/成形（trim/form）、印字（mark）、電鍍（plating）及檢驗（inspection）等。测试制程（InitialTestandFinalTest）第63页，共97页，2023年，2月20日，星期三1晶片切割（DieSaw）晶片切割之目的為將前製程加工完成之晶圓上一顆顆之晶粒（die）切割分離。举例来说：以0.2微米制程技术生产，每片八寸晶圆上可制作近六百颗以上的64M微量。

欲進行晶片切割，首先必須進行晶圓黏片，而後再送至晶片切割機上進行切割。切割完後之晶粒井然有序排列於膠帶上，而框架的支撐避免了膠帶的皺摺與晶粒之相互碰撞。

第64页，共97页，2023年，2月20日，星期三2黏晶（DieBond）黏晶之目的乃將一顆顆之晶粒置於導線架上並以銀膠（epoxy）黏著固定。黏晶完成後之導線架則經由傳輸設備送至彈匣（magazine）內，以送至下一製程進行銲線。第65页，共97页，2023年，2月20日，星期三3銲線（WireBond）IC構裝製程（Packaging）則是利用塑膠或陶瓷包裝晶粒與配線以成積體電路（IntegratedCircuit；簡稱IC），此製程的目的是為了製造出所生產的電路的保護層，避免電路受到機械性刮傷或是高溫破壞。最後整個積體電路的周圍會向外拉出腳架（Pin），稱之為打線，作為與外界電路板連接之用。第66页，共97页，2023年，2月20日，星期三4封膠（Mold）封膠之主要目的為防止濕氣由外部侵入、以機械方式支持導線、內部產生熱量之去除及提供能夠手持之形體。其過程為將導線架置於框架上並預熱，再將框架置於壓模機上的構裝模上，再以樹脂充填並待硬化。

第67页，共97页，2023年，2月20日，星期三5剪切/成形（Trim/Form）剪切之目的為將導線架上構裝完成之晶粒獨立分開，並把不需要的連接用材料及部份凸出之樹脂切除（dejunk）。成形之目的則是將外引腳壓成各種預先設計好之形狀，以便於裝置於電路版上使用。剪切與成形主要由一部衝壓機配上多套不同製程之模具，加上進料及出料機構所組成。第68页，共97页，2023年，2月20日，星期三6印字（Mark）印字乃將字體印於構裝完的膠體之上，其目的在於註明商品之規格及製造者等資訊。

第69页，共97页，2023年，2月20日，星期三7檢驗（Inspection）

晶片切割之目的為將前製程加工完成之晶圓上一顆顆之檢驗之目的為確定構裝完成之產品是否合於使用。其中項目包括諸如：外引腳之平整性、共面度、腳距、印字是否清晰及膠體是否有損傷等的外觀檢驗。

第70页，共97页，2023年，2月20日，星期三8封装

制程处理的最后一道手续，通常还包含了打线的过程。以金线连接芯片与导

线架的线路，再封装绝缘的塑料或陶瓷外壳，并测试集成电路功能是否正常。

第71页，共97页，2023年，2月20日，星期三硅器件失效机理1氧化层失效：针孔、热电子效应2层间分离：AL-Si、Cu-Si合金与衬底热膨胀系数不匹配。3金属互连及应力空洞4机械应力5电过应力/静电积累6LATCH-UP7离子污染第72页，共97页，2023年，2月20日，星期三典型的测试和检验过程第73页，共97页，2023年，2月20日，星期三1。芯片测试（wafersort）2。芯片目检（dievisual）3。芯片粘贴测试（dieattach）4。压焊强度测试（leadbondstrength）5。稳定性烘焙（stabilizationbake）6。温度循环测试（temperaturecycle）8。离心测试（constantacceleration）第74页，共97页，2023年，2月20日，星期三9。渗漏测试（leaktest）10。高低温电测试11。高温老化（burn-in）12。老化后测试（post-burn-inelectricaltest）第75页，共97页，2023年，2月20日，星期三芯片封装介绍

第76页，共97页，2023年，2月20日，星期三一、DIP双列直插式封装

DIP(DualIn－linePackage)

绝大多数中小规模集成电路(IC)

其引脚数一般不超过100个。

DIP封装具有以下特点：

1.适合在PCB(印刷电路板)上穿孔焊接，操作方便。

2.芯片面积与封装面积之间的比值较大，故体积也较大。

Intel系列CPU中8088就采用这种封装形式，缓存(Cache)和早期的内存芯片也是这种封装形式。

第77页，共97页，2023年，2月20日，星期三Through-HoleAxial&RadialDIP(雙列式插件)Use(用途): Dual-Inline-PackageClassletter(代號): DependValueCode(單位符號): MakingoncomponentTolerance(誤差): NoneOrientation(方向性): DotornotchPolarity(极性): None第78页，共97页，2023年，2月20日，星期三Through-HoleAxial&RadialSIP(單列式插件)Use(用途): Single-Inline-Packageforresistornetworkor diodearraysClassletter(代號): RP,RNforresistornetwork,DorCRfordiode array.ValueCode(單位符號):Valuemaybemarkedoncomponentin thefollowingway.E.g.8x2kmarkingfor eight2Kresistorsinoneresistornetwork.Tolerance(誤差): NoneOrientation(方向性):Dot,bandornumberindicatepin1Polarity(极性): None第79页，共97页，2023年，2月20日，星期三SurfaceMountComponent(表面帖裝元件)SOICSOSOLSOJVSOPSSOPQSOPTSOPDescriptionSmallOutlineICSmallOutlineSmallOutline,LargeSmallOutlineJ-LeadVerySmallOutlinePackageShrinkSmallOutlinePackageQuarterSmallOutlinePackageThinSmallOutlinePackage#ofPins8-568-1616-3216-4032-568-3020-5620-56BodyWidthVarious156mils(3.97mm)300-400mils(6.63-12.2mm)300-400mils(6.63-12.2mm)300mils(6.63mm)208mils(5.3mm)156mils(3.97mm)208mils(5.3mm)LeadTypeGull-wing,J-leadGull-wingGull-wingJ-LeadGull-wingGull-wingGull-wingGull-wingLeadPitch20to50mils50mils(1.27mm)50mils(1.27mm)50mils(1.27mm)25mils(0.65mm)25mils(0.65mm)25mils(0.65mm)20mils(0.5mm)第80页，共97页，2023年，2月20日，星期三SurfaceMountComponent(表面帖裝元件)PLCCDescription: SmallOutlineIntegratedCircuit(SOIC)Classletter: U,IC,AR,C,Q,RLeadType: J-lead#ofPins: 20-84(Upto100+)BodyType: PlasticLeadPitch: 50mils(1.27mm)Orientation: Dot,notch,stripeindicatepin1andleadcounts counterclockwise.第81页，共97页，2023年，2月20日，星期三SurfaceMountComponent(表面帖裝元件)MELF(金屬電极表面連接元件)Description(描述): MetalElectrodeFace(MELF)havemetallized terminalscylindricalbody.MELFcomponent includeZenerdiodes,Resistors,Capacitors,and Inductors.Classletter: DependsoncomponenttypeValueRange: DependsoncomponenttypeTolerance: DependsoncomponenttypeOrientation: BypolarityPolarity: Capacitorshaveabeveledanodeend.Diodeshave abandatthecathodeend.第82页，共97页，2023年，2月20日，星期三二、QFP塑料方型扁平式封装和PFP塑料扁平组件式封装

QFP（PlasticQuadFlatPackage）封装的芯片引脚之间距离很小，管脚很细，一般大规模或超大型集成电路都采用这种封装形式，其引脚数一般在100个以上。用这种形式封装的芯片必须采用SMD（表面安装设备技术）将芯片与主板焊接起来。采用SMD安装的芯片不必在主板上打孔，一般在主板表面上有设计好的相应管脚的焊点。将芯片各脚对准相应的焊点，即可实现与主板的焊接。用这种方法焊上去的芯片，如果不用专用工具是很难拆卸下来的。

PFP（PlasticFlatPackage）方式封装的芯片与QFP方式基本相同。唯一的区别是QFP一般为正方形，而PFP既可以是正方形，也可以是长方形。

QFP/PFP封装具有以下特点：

第83页，共97页，2023年，2月20日，星期三SurfaceMountComponentPQFPDescription: PlasticQuadFlatPackClassletter: U,IC,AR,C,Q,RLeadType: Gull-wing#ofPins: 44andupBodyType: PlasticLeadPitch: 12mils(0.3mm)to25.6mils(0.65mm)Orientation: Dot,notch,stripeindicatepin1andleadcounts counterclockwise.第84页，共97页，2023年，2月20日，星期三SurfaceMountComponentQFP(MQFP)Description: QuadFlatPack(QFP),MetricQFP(MQFP)Classletter: U,IC,AR,C,Q,RLeadType: Gull-wing#ofPins: 44andupBodyType: Plastic(Alsometalandceramic)LeadPitch: 12mils(0.3mm)to25.6mils(0.65mm)Orientation: Dot,notch,stripeindicatepin1andleadcounts counterclockwise.第85页，共97页，2023年，2月20日，星期三BGA球栅阵列封装

当IC的频率超过100MHz时，传统封装方式可能会产生所谓的“CrossTalk”现象，而且当IC的管脚数大于208Pin时，传统的封装方式有其困难度。第86页，共97页，2023年，2月20日，星期三三、PGA插针网格阵列封装

PGA(PinGridArrayPackage)芯片封装形式在芯片的内外有多个方阵形的插针，每个方阵形插针沿芯片的四周间隔一定距离排列。根据引脚数目的多少，可以围成2-5圈。安装时，将芯片插入专门的PGA插座。为使CPU能够更方便地安装和拆卸，从486芯片开始，出现一种名为ZIF的CPU插座，专门用来满足PGA封装的CPU在安装和拆卸上的要求。

ZIF(ZeroInsertionForceSocket)是指零插拔力的插座。把这种插座上的扳手轻轻抬起，CPU就可很容易、轻松地插入插座中。然后将扳手压回原处，利用插座本身的特殊结构生成的挤压力，将CPU的引脚与插座牢牢地接触，绝对不存在接触不良的问题。而拆卸CPU芯片只需将插座的扳手轻轻抬起，则压力解除，CPU芯片即可轻松取出。

PGA封装具有以下特点：

1.插拔操作更方便，可靠性高。

2.可适应更高的频率。

第87页，共97页，2023年，2月20日，星期三四、SurfaceMountComponentBGADescription: BallGridArray:PBGA–PlasticBGA,TBGA– TapBGA,CBGA–CeramicBGA,CCGA– CeramicColumnGrillArrayClassletter: U,IC,AR,C,Q,RLeadType: BallGrid(ColumnGr