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文档简介
组合逻辑电路与时序逻辑电路第一页,共九十四页,2022年,8月28日 知识目标 ●理解组合逻辑电路的读图方法和步骤。 ●了解典型编码、译码集成电路的引脚功能,会根据功能表正确使用。 ●了解半导体数码管的基本结构和工作原理。第二页,共九十四页,2022年,8月28日 ●熟悉RS触发器、JK触发器、D触发器的逻辑功能。 ●了解集成移位寄存器的基本功能和应用。 ●掌握典型计数集成电路的引脚功能和应用常识。第三页,共九十四页,2022年,8月28日 技能目标 ●会用编码、译码集成电路组装应用电路。 ●会对RS触发器、JK触发器、D触发器进行逻辑功能的检测。 ●能用典型计数集成电路装配计数功能电路。第四页,共九十四页,2022年,8月28日11.1组合逻辑电路11.2触发器11.3时序逻辑电路11.4技能实训第五页,共九十四页,2022年,8月28日11.1组合逻辑电路 组合逻辑电路是由与门、或门、与非门、或非门等几种逻辑电路组合而成的第六页,共九十四页,2022年,8月28日 11.1.1组合逻辑电路的读图方法 组合逻辑电路的读图步骤一般按图11.2所示的方法进行。第七页,共九十四页,2022年,8月28日图11.2组合逻辑电路的读图步骤第八页,共九十四页,2022年,8月28日(1)根据给定的逻辑原理电路图,由输入到输出逐级推导出输出逻辑函数表达式。(2)对所得到的表达式进行化简和变换,得到最简式。(3)依据简化的逻辑函数表达式列出真值表,根据真值表分析、确定电路所完成的逻辑功能。第九页,共九十四页,2022年,8月28日 11.1.2编码器 在数字电路中,经常要把输入的各种信号(例如十进制数、文字、符号等)转换成若干位二进制码,这种转换过程称为编码。 能够完成编码功能的组合逻辑电路称为编码器第十页,共九十四页,2022年,8月28日1.二进制编码器第十一页,共九十四页,2022年,8月28日图11.43位二进制编码器示意图第十二页,共九十四页,2022年,8月28日图11.53位二进制编码器逻辑图第十三页,共九十四页,2022年,8月28日2.二-十进制编码器第十四页,共九十四页,2022年,8月28日图11.6二-十进制编码器示意图第十五页,共九十四页,2022年,8月28日 11.1.3译码器 译码是编码的逆过程,其功能是把某种代码“翻译”成一个相应的输出信号第十六页,共九十四页,2022年,8月28日 1.通用译码器 通用译码器常用的有二进制译码器、二-十进制译码器。(1)二进制译码器。 现以74LS138集成电路为例介绍3-8线译码器。第十七页,共九十四页,2022年,8月28日图11.82-4线译码器方框图第十八页,共九十四页,2022年,8月28日图11.974LS138集成译码器第十九页,共九十四页,2022年,8月28日(2)二-十进制译码器。 图11.10所示为74LS42译码器的集成电路引脚排列图。第二十页,共九十四页,2022年,8月28日图11.1074LS42译码器引脚功能图第二十一页,共九十四页,2022年,8月28日 2.显示译码器(1)数码显示器。第二十二页,共九十四页,2022年,8月28日图11.11七段数码显示器第二十三页,共九十四页,2022年,8月28日(2)显示译码集成电路。第二十四页,共九十四页,2022年,8月28日图11.14CT5449外引脚排列图第二十五页,共九十四页,2022年,8月28日11.2触发器 在数字电路和计算机系统中,需要具有记忆和存储功能的逻辑部件,触发器就是组成这类逻辑部件的基本单元。第二十六页,共九十四页,2022年,8月28日 11.2.1基本RS触发器 1.电路组成第二十七页,共九十四页,2022年,8月28日图11.17基本RS触发器第二十八页,共九十四页,2022年,8月28日2.逻辑功能第二十九页,共九十四页,2022年,8月28日第三十页,共九十四页,2022年,8月28日 11.2.2同步RS触发器 在数字系统中,通常由时钟脉冲CP来控制触发器按一定的节拍同步动作,即在时钟脉冲到来时输入触发信号才起作用。 由时钟脉冲控制的RS触发器称为同步RS触发器,也称为钟控RS触发器,时钟脉冲CP通常又称为同步信号。第三十一页,共九十四页,2022年,8月28日1.电路结构第三十二页,共九十四页,2022年,8月28日图11.20同步RS触发器第三十三页,共九十四页,2022年,8月28日 2.工作原理(1)无时钟脉冲作用时(CP
=
0),与非门G3、G4均被封锁,R、S输入信号不起作用,触发器维持原状态不变,即处于保持状态。第三十四页,共九十四页,2022年,8月28日(2)有时钟脉冲输入时(CP
=
1),G3、G4门打开,R、S输入信号才能分别通过G3、G4门加在基本RS触发器的输入端,从而使触发器翻转。第三十五页,共九十四页,2022年,8月28日 11.2.3JK触发器 为了避免RS触发器存在的不确定状态,在RS触发器的基础上发展了几种不同逻辑功能的触发器,常用的有JK、D和T触发器,下面讨论JK触发器。第三十六页,共九十四页,2022年,8月28日1.电路组成和电路符号第三十七页,共九十四页,2022年,8月28日图11.22JK触发器电路符号第三十八页,共九十四页,2022年,8月28日 2.逻辑功能 JK触发器不仅可以避免不确定状态,而且增加了触发器的逻辑功能,其逻辑功能如下。第三十九页,共九十四页,2022年,8月28日(1)J
=
0,K
=
0,Qn
+
1
=
Qn,输出保持原态不变。(2)J
=
1,K
=
0,Qn
+
1
=
1,触发器被置1态。第四十页,共九十四页,2022年,8月28日(3)J
=
0,K
=
l,Qn
+
1
=
0,触发器被置0态输出。(4)J
=
1,K
=
1,每来一个CP,触发器状态就翻转一次。第四十一页,共九十四页,2022年,8月28日3.集成JK触发器第四十二页,共九十四页,2022年,8月28日图11.23JK触发器74LS76第四十三页,共九十四页,2022年,8月28日 11.2.4D触发器 D触发器只有一个信号输入端,时钟脉冲CP未到来时,输入端的信号不起任何作用;只在CP信号到来的瞬间,输出立即变成与输入相同的电平,即Qn
+
1
=
D。第四十四页,共九十四页,2022年,8月28日1.电路符号第四十五页,共九十四页,2022年,8月28日图11.24D触发器第四十六页,共九十四页,2022年,8月28日 2.逻辑功能分析 当输入D
=
1时,J
=
1,K
=
0,时钟脉冲CP加入后,Q端置1,输出端Q与输入端D状态一致。 当输入D
=
0时,J
=
0,K
=
1,时钟脉冲CP加入后,Q端复0,也是与输入端D状态一致,即Qn
+
1
=
D,表明输出端Q与输入端D状态一致。第四十七页,共九十四页,2022年,8月28日 3.集成D触发器 D触发器有TTL型和CMOS型两类。 常用的TTL型双D触发器74LS74引脚功能如图11.25所示,CMOS型双D触发器CC4013引脚功能如图11.26所示。第四十八页,共九十四页,2022年,8月28日图11.2574LS74引脚功能第四十九页,共九十四页,2022年,8月28日图11.26CC4013引脚功能第五十页,共九十四页,2022年,8月28日11.3时序逻辑电路 11.3.1寄存器 寄存器主要用来暂存数码和信息,在计算机系统中常常要将二进制数码暂时存放起来等待处理,这就需要由寄存器存储参加运算的数据。第五十一页,共九十四页,2022年,8月28日 寄存器由触发器和门电路组成,一个触发器只能存放一位二进制数码,存放N位二进制数码就需要N个触发器。第五十二页,共九十四页,2022年,8月28日 寄存器有多种类型,按寄存器功能的不同,可分为数码寄存器和移位寄存器;按寄存器输入、输出方式不同,可分为并行方式和串行方式。第五十三页,共九十四页,2022年,8月28日 并行方式是各位数码从寄存器各个触发器同时输入或同时输出,如图11.33(a)所示;串行方式是各位数码从寄存器输入端逐个输入,在输出端是逐个输出,如图11.33(b)所示。第五十四页,共九十四页,2022年,8月28日图11.33寄存器输入、输出数码的方式第五十五页,共九十四页,2022年,8月28日 1.数码寄存器(1)电路组成。第五十六页,共九十四页,2022年,8月28日图11.344位数码寄存器第五十七页,共九十四页,2022年,8月28日(2)工作原理。 第1步,寄存前先清零。 第2步,接收脉冲控制数据寄存。第五十八页,共九十四页,2022年,8月28日 2.移位寄存器(1)电路组成。第五十九页,共九十四页,2022年,8月28日图11.354位左移寄存器第六十页,共九十四页,2022年,8月28日(2)工作过程。第六十一页,共九十四页,2022年,8月28日图11.36左移寄存器工作状态示意图第六十二页,共九十四页,2022年,8月28日 11.3.2计数器 1.二进制计数器 每输入一个脉冲,就进行一次加1运算的计数器称为加法计数器,也称为递增计数器。第六十三页,共九十四页,2022年,8月28日图11.374位二进制异步递增计数器逻辑图第六十四页,共九十四页,2022年,8月28日图11.384位二进制递增计数器时序图第六十五页,共九十四页,2022年,8月28日 2.十进制计数器(1)电路组成。(2)工作原理。 计数器输入0~9个计数脉冲时,工作过程与4位二进制异步加法计数器完全相同,第9个计数脉冲后,Q3Q2Q1Q0状态为1001。第六十六页,共九十四页,2022年,8月28日 第10个计数脉冲到来后,Q0由1变0,其负跳变脉冲输入到FF1和FF3的输入端Cl。 因FF1的输入端J
=
=
0,所以Q1仍为0。第六十七页,共九十四页,2022年,8月28日 在FF3的输入端J
=
Q2·Q1
=
0,因而FF3置0态。 此时计数器状态恢复为0000,跳过了1010~1111这6个状态,同时Q3输出负跳变进位脉冲,从而实现842lBCD码十进制递增计数的功能。第六十八页,共九十四页,2022年,8月28日图11.39异步十进制加法计数器第六十九页,共九十四页,2022年,8月28日 3.集成计数器的应用(1)计数集成电路。第七十页,共九十四页,2022年,8月28日图11.40计数集成电路74LS160第七十一页,共九十四页,2022年,8月28日 VCC接电源正端,GND接地端。 是清零端,将置于低电平,计数器实现清零。 Q0~Q3为842lBD码的4位数码输出端。第七十二页,共九十四页,2022年,8月28日 D0~D3为并行数据输入端,是并行数据控制端。 为低电平,并在CP脉冲到来时,输出端Q0~Q3与并行数据输入端D0~D3状态一致。第七十三页,共九十四页,2022年,8月28日 CTT、CTP是计数控制端,全为高电平时为计数状态,若其中有一个是低电平,则处于保持数据的状态。 CO是进位输出端,当计数发生溢出时,从CO端送出正跳变进位脉冲。第七十四页,共九十四页,2022年,8月28日(2)计数集成电路的连接。第七十五页,共九十四页,2022年,8月28日图11.41模为100的计数器连接图第七十六页,共九十四页,2022年,8月28日11.4技能实训 任务一制作数码显示计数器 1.实训目的(1)通过实训,熟悉计数电路、译码电路、数码显示器外形及引脚功能。(2)学会对十进制计数器进行安装和功能测试。第七十七页,共九十四页,2022年,8月28日 2.器材准备 直流稳压电源、万用表、计数电路74LS161、译码电路74LS48、数码显示器BS202、数字电路实验装置、组装工具一套。第七十八页,共九十四页,2022年,8月28日 3.实训相关知识 通过上网搜寻或查找图书,查阅集成电路74LS161、74LS48的相关资料,了解其逻辑功能,列出功能表,并说明各引脚的作用。第七十九页,共九十四页,2022年,8月28日 4.实训内容与步骤(1)按图11.45所示连接电路,注意图中74LS48的、、脚和74LS161的、、CTP、CTT脚应置于高电平。第八十页,共九十四页,2022年,8月28日(2)检查电路连线无误后,VCC端接上
+
5V电源。(3)在计数器的CP端连续输入单个脉冲,观测数码器的显示结果,并用万用表对74LS48的a~g引脚电平进行测量,记录于表11.14中。第八十一页,共九十四页,2022年,8月28日图11.45十进制数码显示计数器第八十二页,共九十四页,2022年,8月28日 5.问题讨论(1)若将74LS48的脚置于低电平,对计数器的工作有何影响?(2)若数码显示器的a段缺画,分析故障可能原因,并说明检修方法。第八十三页,共九十四页,2022年,8月28日 1.实训目的(1)认识集成移位寄存器的外形及引脚功能。(2)掌握组装数字电路的基本技能第八十四页,共九十四页,2022年,8月28日 2.器材准备 稳压电源、万用表、脉冲信号发生器、电子套件、组装工具一套。第八十五页,共九十四页,2022年,8月28日 3.实训相关知识 本实验使
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